JPH01161472A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH01161472A JPH01161472A JP32217587A JP32217587A JPH01161472A JP H01161472 A JPH01161472 A JP H01161472A JP 32217587 A JP32217587 A JP 32217587A JP 32217587 A JP32217587 A JP 32217587A JP H01161472 A JPH01161472 A JP H01161472A
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- Japan
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- cpu
- power source
- reset
- serial
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、無線機等を制御する機器組込型の複数のマ
イクロプロセッサから構成されるマルチプロセッサシス
テムに関するものである。
イクロプロセッサから構成されるマルチプロセッサシス
テムに関するものである。
［従来の技術］
第２図は例えばマスタおよびスレーブの２つのマイクロ
プロセッサ（ＣＰＵ）により構成された従来のマルチプ
ロセッサシステムを示すブロック図であり、図において
、１はマスタＣＰＵ、２はスレーブＣＰＵ、３は各ＣＰ
ＵＩ、２をリセットするためのリセット回路、４はマス
タＣＰＵＩとスレーブＣＰＵ２との間の通信をシリアル
信号により行なうシリアルインターフェイスである。
プロセッサ（ＣＰＵ）により構成された従来のマルチプ
ロセッサシステムを示すブロック図であり、図において
、１はマスタＣＰＵ、２はスレーブＣＰＵ、３は各ＣＰ
ＵＩ、２をリセットするためのリセット回路、４はマス
タＣＰＵＩとスレーブＣＰＵ２との間の通信をシリアル
信号により行なうシリアルインターフェイスである。
次に動作について説明する。システム全体の制御はマス
タＣＰＵＩによって管理され、特定の処理はスレーブＣ
ＰＵ２によって行なわれる。また、マスクＣＰＵＩとス
レーブＣＰＵ２との間の通信は、シリアルインターフェ
イス４を介してシリアル信号により行なわれる。
タＣＰＵＩによって管理され、特定の処理はスレーブＣ
ＰＵ２によって行なわれる。また、マスクＣＰＵＩとス
レーブＣＰＵ２との間の通信は、シリアルインターフェ
イス４を介してシリアル信号により行なわれる。
また、システムの電源が瞬断した場合には、リセット回
路３によりマスタＣＰＵＩおよびスレーブＣＰＵ２の両
方にリセットがかかり、プログラムの実行がリスタート
されるようになっている。
路３によりマスタＣＰＵＩおよびスレーブＣＰＵ２の両
方にリセットがかかり、プログラムの実行がリスタート
されるようになっている。
［発明が解決しようとする問題点］
従来のマルチプロセッサシステムは以上のように構成さ
れているので、電源瞬断時には、マスタＣＰＵＩおよび
スレーブＣＰＵ２の両方がリセットされてプログラムの
実行がリスタートされ、制御を継続しようとしてもでき
ないという問題点があった。
れているので、電源瞬断時には、マスタＣＰＵＩおよび
スレーブＣＰＵ２の両方がリセットされてプログラムの
実行がリスタートされ、制御を継続しようとしてもでき
ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、システムの電源瞬断を検出し。
たもので、システムの電源瞬断を検出し。
電源瞬断時にも制御を継続できるようにした。マルチプ
ロセッサシステムを得ることを目的とする。
ロセッサシステムを得ることを目的とする。
［問題点を解決するための手段］
この発明に係るマルチプロセッサシステムは。
同システムの電源の瞬断を検出する瞬断検出回路をそな
え、同瞬断検出回路が上記電源の瞬断を検出した場合、
シリアルインターフェイスを通じて各マイクロプロセッ
サ（ＣＰ Ｕ）に瞬断検出情報をシリアル信号により伝
送し、上記の各マイクロプロセッサによる制御を継続す
るものである。
え、同瞬断検出回路が上記電源の瞬断を検出した場合、
シリアルインターフェイスを通じて各マイクロプロセッ
サ（ＣＰ Ｕ）に瞬断検出情報をシリアル信号により伝
送し、上記の各マイクロプロセッサによる制御を継続す
るものである。
［作 用］
この発明におけるマルチプロセッサシステムでは、瞬断
検出回路によりシステムの電源の瞬断が検出されると、
シリアルインターフェイスを通じて各マイクロプロセッ
サ（ＣＰＵ）に瞬断検出情報がシリアル信号により伝送
されて、従来のように瞬断に伴うリセット、リスタート
を行なうことなく、各マイクロプロセッサによるＩＩＪ
御が継続・実行される。
検出回路によりシステムの電源の瞬断が検出されると、
シリアルインターフェイスを通じて各マイクロプロセッ
サ（ＣＰＵ）に瞬断検出情報がシリアル信号により伝送
されて、従来のように瞬断に伴うリセット、リスタート
を行なうことなく、各マイクロプロセッサによるＩＩＪ
御が継続・実行される。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるマルチプロセッサシステ
ムを示すブロック図であり、本実施例においても、マル
チプロセッサシステムが。
図はこの発明の一実施例によるマルチプロセッサシステ
ムを示すブロック図であり、本実施例においても、マル
チプロセッサシステムが。
２つのマイクロプロセッサ（マスタＣＰＵＩおよびスレ
ーブＣＰＵ２）から構成される場合について説明する。
ーブＣＰＵ２）から構成される場合について説明する。
また、第１図において、３は各ＣＰＵＩ、２をリセット
するためのリセット回路、４はマスタＣＰＵＩとスレー
ブＣＰＵ２との間の通信をシリアル信号により行なうシ
リアルインターフェイス。
するためのリセット回路、４はマスタＣＰＵＩとスレー
ブＣＰＵ２との間の通信をシリアル信号により行なうシ
リアルインターフェイス。
５はマスタＣＰＵＩに接続されシステムの電源の瞬断を
検出する瞬断検出回路である。
検出する瞬断検出回路である。
次に１本実施例のシステムの動作について説明する。従
来のシステムと同様に、システム全体の制御はマスタＣ
ＰＵＩによって管理され、特定の処理はスレーブＣＰＵ
２によって行なわれ、また、マスタＣＰＵＩとスレーブ
ＣＰＵ２との間の通信は、シリアルインターフェイス４
を介してシリアル信号により行なわれる。
来のシステムと同様に、システム全体の制御はマスタＣ
ＰＵＩによって管理され、特定の処理はスレーブＣＰＵ
２によって行なわれ、また、マスタＣＰＵＩとスレーブ
ＣＰＵ２との間の通信は、シリアルインターフェイス４
を介してシリアル信号により行なわれる。
そして、システムの電源が瞬断した場合には、リセット
回路３によりマスタＣＰＵＩおよびスレーブＣＰＵ２の
両方に一旦リセットがかかる。
回路３によりマスタＣＰＵＩおよびスレーブＣＰＵ２の
両方に一旦リセットがかかる。
しかし、本実施例では、電源が瞬断であるか否かが、瞬
断検出回路５により判定・検出され、瞬断が検出された
場合には、その瞬断検出情報が、マスタＣＰＵＩへ伝送
されるとともに、シリアルインターフェイス４を介して
シリアル信号によりスレーブＣＰＵ２へも伝送される。
断検出回路５により判定・検出され、瞬断が検出された
場合には、その瞬断検出情報が、マスタＣＰＵＩへ伝送
されるとともに、シリアルインターフェイス４を介して
シリアル信号によりスレーブＣＰＵ２へも伝送される。
そして、マスタＣＰＵＩおよびスレーブＣＰＵ２は、瞬
断検出情報を受けると、−旦リセット回路３により行な
われたリセットを解除し、従来のようにプログラムをリ
スタートすることなく、制御を継続・実行する。
断検出情報を受けると、−旦リセット回路３により行な
われたリセットを解除し、従来のようにプログラムをリ
スタートすることなく、制御を継続・実行する。
なお、上記実施例では、マイクロプロセッサが２台の場
合について説明しているが、これに限定されるものでな
く、３台以上の複数のマイクロプロセッサから構成され
るマルチプロセッサシステムにも本発明は同様に適用さ
れる。このとき、瞬断検出情報を伝送するのにシリアル
信号を使用しているので、マイクロプロセッサ（スレー
ブＣＰＵ）の数が多い場合でも、同一のシリアルインタ
ーフェース４で伝送することが可能であり、また、特定
のマイクロプロセッサ（スレーブＣＰＵ）にのみ情報を
伝送することもできる。
合について説明しているが、これに限定されるものでな
く、３台以上の複数のマイクロプロセッサから構成され
るマルチプロセッサシステムにも本発明は同様に適用さ
れる。このとき、瞬断検出情報を伝送するのにシリアル
信号を使用しているので、マイクロプロセッサ（スレー
ブＣＰＵ）の数が多い場合でも、同一のシリアルインタ
ーフェース４で伝送することが可能であり、また、特定
のマイクロプロセッサ（スレーブＣＰＵ）にのみ情報を
伝送することもできる。
［発明の効果］
以上のように、この発明によれば、瞬断検出回路により
電源の瞬断を検出し、瞬断である場合には、その瞬断検
出信号をシリアル信号で各マイクロプロセッサへ伝送し
て制御を継続するように構成したので、電源瞬断時の制
御継続が可能であり。
電源の瞬断を検出し、瞬断である場合には、その瞬断検
出信号をシリアル信号で各マイクロプロセッサへ伝送し
て制御を継続するように構成したので、電源瞬断時の制
御継続が可能であり。
インターフェイスの信号線も少なくてすむという効果が
ある。
ある。
第１図はこの発明の一実施例によるマルチプロセッサシ
ステムを示すブロック図、第２図は従来のマルチプロセ
ッサシステムを示すブロック図である。 図において、１−・マスタＣＰＵ、２−・−スレーブＣ
ＰＵ、４・・−シリアルインターフェイス、５・−瞬断
検出回路。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。
ステムを示すブロック図、第２図は従来のマルチプロセ
ッサシステムを示すブロック図である。 図において、１−・マスタＣＰＵ、２−・−スレーブＣ
ＰＵ、４・・−シリアルインターフェイス、５・−瞬断
検出回路。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。
Claims (1)
- 複数のマイクロプロセッサから構成され、上記の各マイ
クロプロセッサ相互間の通信をシリアル信号で行なうシ
リアルインターフェイスをそなえたマルチプロセッサシ
ステムにおいて、同システムの電源の瞬断を検出する瞬
断検出回路をそなえ、同瞬断検出回路が上記電源の瞬断
を検出した場合、上記シリアルインターフェイスを通じ
て上記の各マイクロプロセッサに瞬断検出情報をシリア
ル信号により伝送し上記の各マイクロプロセッサによる
制御を継続することを特徴とするマルチプロセッサシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32217587A JPH01161472A (ja) | 1987-12-17 | 1987-12-17 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32217587A JPH01161472A (ja) | 1987-12-17 | 1987-12-17 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161472A true JPH01161472A (ja) | 1989-06-26 |
Family
ID=18140775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32217587A Pending JPH01161472A (ja) | 1987-12-17 | 1987-12-17 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161472A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524933B1 (ko) * | 2002-10-28 | 2005-10-31 | 삼성전자주식회사 | 클럭 지연 검출 회로 및 클럭 지연 검출 방법 |
-
1987
- 1987-12-17 JP JP32217587A patent/JPH01161472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524933B1 (ko) * | 2002-10-28 | 2005-10-31 | 삼성전자주식회사 | 클럭 지연 검출 회로 및 클럭 지연 검출 방법 |
| US7512200B2 (en) | 2002-10-28 | 2009-03-31 | Samsung Electronics Co, Ltd. | Circuit to detect clock delay and method thereof |
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