JPH0126096B2 - - Google Patents
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- Publication number
- JPH0126096B2 JPH0126096B2 JP57100205A JP10020582A JPH0126096B2 JP H0126096 B2 JPH0126096 B2 JP H0126096B2 JP 57100205 A JP57100205 A JP 57100205A JP 10020582 A JP10020582 A JP 10020582A JP H0126096 B2 JPH0126096 B2 JP H0126096B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- synchronization
- main
- slave
- microprocessors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012545 processing Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000012546 transfer Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 102100036409 Activated CDC42 kinase 1 Human genes 0.000 description 4
- 101000928956 Homo sapiens Activated CDC42 kinase 1 Proteins 0.000 description 4
- 238000012806 monitoring device Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は、例えば２台のマイクロプロセツサに
同一の処理を同時に並行して実行させ、両マイク
ロプロセツサの実行結果の一致検査を行い、片系
のマイクロプロセツサが障害を生じた場合に、他
系のマイクロプロセツサが自動的に単独で動作
し、処理を継続するというマルチマイクロプロセ
ツサシステムのタスク制御方式に関するものであ
る。
同一の処理を同時に並行して実行させ、両マイク
ロプロセツサの実行結果の一致検査を行い、片系
のマイクロプロセツサが障害を生じた場合に、他
系のマイクロプロセツサが自動的に単独で動作
し、処理を継続するというマルチマイクロプロセ
ツサシステムのタスク制御方式に関するものであ
る。
マルチマイクロプロセツサシステムでのオペレ
ーテイングシステム（以下OSと略す）の機能に
タスクの優先処理、並行処理を行うタスク制御機
能があるが、従来よりのタスク制御方式は単独の
計算機システムを対象としており、二重系システ
ムを前提としたタスク制御方式は一般的なものと
して提案されていない。
ーテイングシステム（以下OSと略す）の機能に
タスクの優先処理、並行処理を行うタスク制御機
能があるが、従来よりのタスク制御方式は単独の
計算機システムを対象としており、二重系システ
ムを前提としたタスク制御方式は一般的なものと
して提案されていない。
従来のOSを用いて二重系システムを実現する
ためには、例えば第１図に示すように、主系マイ
クロプロセツサ１、従系マイクロプロセツサ２の
双方に共通の計算機クロツクをクロツクジエネレ
ータ７により供給し、クロツクレベルで同期させ
外部入出力装置５とでデータ転送する際に同期監
視装置６により同期動作を監視する方式があり、
ソフトウエアによる同期処理は必要ないが、主
系、従系の各マイクロプロセツサ１，２の間でタ
イミングにずれを生じた場合には同期処理が行え
ないという欠点を持つていた。
ためには、例えば第１図に示すように、主系マイ
クロプロセツサ１、従系マイクロプロセツサ２の
双方に共通の計算機クロツクをクロツクジエネレ
ータ７により供給し、クロツクレベルで同期させ
外部入出力装置５とでデータ転送する際に同期監
視装置６により同期動作を監視する方式があり、
ソフトウエアによる同期処理は必要ないが、主
系、従系の各マイクロプロセツサ１，２の間でタ
イミングにずれを生じた場合には同期処理が行え
ないという欠点を持つていた。
本発明は以上の問題に鑑みてなされたものであ
り、２台の独立のマイクロプロセツサにそれぞれ
同期ポートを設け、両同期ポートを同期データ転
送ラインで結合し、通常は両方のマイクロプロセ
ツサを独立に動作させ、外部装置からのデータが
タスクにつなぎ込まれるか、又はタスクから取り
出されて外部装置に転送される時点で、主系の判
断で同期をとることにより、各マイクロプロセツ
サでの処理時間が大幅に異なつて両者でタイミン
グにずれが生じても、同期照合が可能なタスク制
御方式を提供することを目的とするものである。
り、２台の独立のマイクロプロセツサにそれぞれ
同期ポートを設け、両同期ポートを同期データ転
送ラインで結合し、通常は両方のマイクロプロセ
ツサを独立に動作させ、外部装置からのデータが
タスクにつなぎ込まれるか、又はタスクから取り
出されて外部装置に転送される時点で、主系の判
断で同期をとることにより、各マイクロプロセツ
サでの処理時間が大幅に異なつて両者でタイミン
グにずれが生じても、同期照合が可能なタスク制
御方式を提供することを目的とするものである。
以下に本発明の一実施例を図面を用いて説明す
る。
る。
第２図は本発明の一実施例を示すブロツク図で
あり、外部装置８に主系マロクロプロセツサ１
１、従系マイクロプロセツサ１２が接続されてお
り、各々のマイクロプロセツサ１１，１２には同
期データ送受信装置１３，１４が結合され、これ
らは同期データ転送ライン１５で結合され同期ポ
ートを構成している。
あり、外部装置８に主系マロクロプロセツサ１
１、従系マイクロプロセツサ１２が接続されてお
り、各々のマイクロプロセツサ１１，１２には同
期データ送受信装置１３，１４が結合され、これ
らは同期データ転送ライン１５で結合され同期ポ
ートを構成している。
外部装置８よりの入力データは主系、従系の各
マイクロプロセツサ１１，１２に同時に取り込ま
れ、入力バツフアに格納される。タスクが入力デ
ータを要求した時点で同期データを生成し、両系
の間で同期ポートを介して受信データの照合がと
られた後にタスクで使用される。
マイクロプロセツサ１１，１２に同時に取り込ま
れ、入力バツフアに格納される。タスクが入力デ
ータを要求した時点で同期データを生成し、両系
の間で同期ポートを介して受信データの照合がと
られた後にタスクで使用される。
外部装置８への出力データは入力の場合と同様
に両系で照合がとられた後に主系マイクロプロセ
ツサ１１からのみ外部装置８へ出力される。
に両系で照合がとられた後に主系マイクロプロセ
ツサ１１からのみ外部装置８へ出力される。
第３図は本発明のタスク制御方式の流れを示し
た図であり、以下発明方式の動作の詳細をこれに
従つて説明する。
た図であり、以下発明方式の動作の詳細をこれに
従つて説明する。
外部装置とデータの転送処理を行う場合には、
主系、従系マロクロプロセツサ１１，１２の両系
で転送データの同期コードが生成される。同期コ
ードは一般に転送データをバイト毎に総和をとつ
たサムコードである。
主系、従系マロクロプロセツサ１１，１２の両系
で転送データの同期コードが生成される。同期コ
ードは一般に転送データをバイト毎に総和をとつ
たサムコードである。
次に従来マイクロプロセツサ１２は同期コード
を同期ポートを経由して主系マロクロプロセツサ
１１に転送し、主系マイクロプロセツサ１１から
ACKの応答コードが入力されるのを待つて次の
処理へ進む。この時一定時間待つても主系マイク
ロプロセツサ１１から応答コードが入力されない
か又は単独稼動指示を示すACK1コードが入力さ
れた時は、主系マイクロプロセツサ１１が障害で
あると見なして従系マイクロプロセツサ１２が単
独で処理を継続する。また、従系マイクロプロセ
ツサ１２が障害であることを示すNAKコードが
入力された場合は従系マイクロプロセツサ１２で
の継続の処理を禁止する。
を同期ポートを経由して主系マロクロプロセツサ
１１に転送し、主系マイクロプロセツサ１１から
ACKの応答コードが入力されるのを待つて次の
処理へ進む。この時一定時間待つても主系マイク
ロプロセツサ１１から応答コードが入力されない
か又は単独稼動指示を示すACK1コードが入力さ
れた時は、主系マイクロプロセツサ１１が障害で
あると見なして従系マイクロプロセツサ１２が単
独で処理を継続する。また、従系マイクロプロセ
ツサ１２が障害であることを示すNAKコードが
入力された場合は従系マイクロプロセツサ１２で
の継続の処理を禁止する。
主系マイクロプロセツサ１１では従系マイクロ
プロセツサ１２からの同期コードと自己の同期コ
ードを比較し、一致する時はACKコードを同期
ポートを経由して従系マイクロプロセツサ１２へ
転送し、処理を継続する。比較照合の結果不一致
である事がわかると、主系マイクロプロセツサ１
１は自己機能を検査し、自己機能が正しい場合
は、NAKコードを従系マイクロプロセツサ１２
に送信し、以後の処理を主系マロクロプロセツサ
１１のみで行なう。主系マロクロプロセツサ１１
の自己機能に誤りがあつた場合はACK1コードを
従系マイクロプロセツサ１２に送信し、自己を障
害と見なして継続の処理を禁止する。一定時間待
つても従系マイクロプロセツサ１２から同期コー
ドが受信されない時は従系マイクロプロセツサ１
２を障害と見なして主系マイクロプロセツサ１１
が単独で処理を継続する。
プロセツサ１２からの同期コードと自己の同期コ
ードを比較し、一致する時はACKコードを同期
ポートを経由して従系マイクロプロセツサ１２へ
転送し、処理を継続する。比較照合の結果不一致
である事がわかると、主系マイクロプロセツサ１
１は自己機能を検査し、自己機能が正しい場合
は、NAKコードを従系マイクロプロセツサ１２
に送信し、以後の処理を主系マロクロプロセツサ
１１のみで行なう。主系マロクロプロセツサ１１
の自己機能に誤りがあつた場合はACK1コードを
従系マイクロプロセツサ１２に送信し、自己を障
害と見なして継続の処理を禁止する。一定時間待
つても従系マイクロプロセツサ１２から同期コー
ドが受信されない時は従系マイクロプロセツサ１
２を障害と見なして主系マイクロプロセツサ１１
が単独で処理を継続する。
以上説明したように本発明によれば、同期ポー
トを有する２台のマイクロプロセツサを通常は独
立に動作をさせ、外部装置とのデータ転送時に一
方のマイクロプロセツサの判断で同期をとるもの
であり、一方のマイクロプロセツサで独自の処理
を行うという非同期タスクを有するために、両系
の同期タイミングが大幅にずれるという二重系シ
ステムにおいても同期処理を可能にし、その工業
的価値は大である。
トを有する２台のマイクロプロセツサを通常は独
立に動作をさせ、外部装置とのデータ転送時に一
方のマイクロプロセツサの判断で同期をとるもの
であり、一方のマイクロプロセツサで独自の処理
を行うという非同期タスクを有するために、両系
の同期タイミングが大幅にずれるという二重系シ
ステムにおいても同期処理を可能にし、その工業
的価値は大である。
なお、実施例では二重系のシステムについて説
明したが、それ以上のマイクロプロセツサシステ
ムにおいても本発明は適用できる。
明したが、それ以上のマイクロプロセツサシステ
ムにおいても本発明は適用できる。
第１図は従来の二重系マルチプロセツサシステ
ムの構成を示すブロツク図、第２図は本発明の一
実施例におけるマルチプロセツサシステムのタス
ク制御方式を示すブロツク図、第３図は本発明の
処理手順を示すフローチヤートである。 １……主系プロセツサ、２……従系プロセツ
サ、３，４……外部入出力インターフエース、５
……外部入出力装置、６……同期監視装置、７…
…クロツクジエネレータ、８……外部入出力装
置、９，１０……外部入出力インターフエース、
１１……主系プロセツサ、１２……従系プロセツ
サ、１３，１４……同期データ送受信装置、１５
……同期データ転送ライン。
ムの構成を示すブロツク図、第２図は本発明の一
実施例におけるマルチプロセツサシステムのタス
ク制御方式を示すブロツク図、第３図は本発明の
処理手順を示すフローチヤートである。 １……主系プロセツサ、２……従系プロセツ
サ、３，４……外部入出力インターフエース、５
……外部入出力装置、６……同期監視装置、７…
…クロツクジエネレータ、８……外部入出力装
置、９，１０……外部入出力インターフエース、
１１……主系プロセツサ、１２……従系プロセツ
サ、１３，１４……同期データ送受信装置、１５
……同期データ転送ライン。
Claims (1)
- １ 第１及び第２のマイクロプロセツサと、それ
ぞれが前記両マイクロプロセツサに結続された同
期ポートと、前記両同期ポートを結続する同期デ
ータ転送ラインとを備え、前記両マイクロプロセ
ツサの演算処理を機能単位毎にタスクに分割し、
前記タスクが外部装置とのデータ転送を要求した
際に前記同期ポートを介して前記第１のマイクロ
プロセツサから前記第２のマイクロプロセツサへ
同期データの転送を行ない、前記第２のマイクロ
プロセツサの判断で同期をとることを特徴とする
マルチプロセツサシステムのタスク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100205A JPS58217056A (ja) | 1982-06-10 | 1982-06-10 | マルチプロセツサシステムのタスク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100205A JPS58217056A (ja) | 1982-06-10 | 1982-06-10 | マルチプロセツサシステムのタスク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58217056A JPS58217056A (ja) | 1983-12-16 |
| JPH0126096B2 true JPH0126096B2 (ja) | 1989-05-22 |
Family
ID=14267800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100205A Granted JPS58217056A (ja) | 1982-06-10 | 1982-06-10 | マルチプロセツサシステムのタスク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58217056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080433A1 (ja) * | 2005-01-31 | 2006-08-03 | Yokogawa Electric Corporation | 情報処理装置および情報処理方法 |
| WO2006080432A1 (ja) * | 2005-01-31 | 2006-08-03 | Yokogawa Electric Corporation | 情報処理装置および情報処理方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636199B2 (ja) * | 1985-02-22 | 1994-05-11 | 富士通機電株式会社 | バ−コ−ドの自動コ−ド選択方法 |
-
1982
- 1982-06-10 JP JP57100205A patent/JPS58217056A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080433A1 (ja) * | 2005-01-31 | 2006-08-03 | Yokogawa Electric Corporation | 情報処理装置および情報処理方法 |
| WO2006080432A1 (ja) * | 2005-01-31 | 2006-08-03 | Yokogawa Electric Corporation | 情報処理装置および情報処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58217056A (ja) | 1983-12-16 |
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