WO2006080433A1

WO2006080433A1 - 情報処理装置および情報処理方法

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Publication number: WO2006080433A1
Application number: PCT/JP2006/301305
Authority: WO
Inventors: Atsushi Terayama; Yukio Maniwa
Original assignee: Yokogawa Electric Corporation
Priority date: 2005-01-31
Filing date: 2006-01-27
Publication date: 2006-08-03
Also published as: US20080313426A1; JP3965699B2; CN101111823A; JP2006209593A; EP1857938A1; EP1857938A4

Description

明細書

情報処理装置および情報処理方法

技術分野

[0001] 本発明は、互いに独立して処理を実行する複数の装置を備える情報処理装置および情報処理方法に関し、とくに複数の装置を同期させて動作させることができる情報処理装置および情報処理方法に関する。

背景技術

[0002] 複数の CPUに互いに関連した処理をさせる場合、 CPU間でのデータのやり取りが必要となる。

特開平 8— 221290号公報は関連技術として参照される。

発明の開示

発明が解決しょうとする課題

[0003] 一般的に、複数の CPU間でデータをやり取りする方法として、 RAM (ランダムァクセスメモリ）を用いる方法が考えられる。

[0004] し力し、このような方法ではハードウェアとして RAMを用意する必要がある。また、ィンターフェースとしてアドレスバスやデータバスなどのハードウェア資源を必要とし、ィンターフェースが複雑ィ匕するため故障要因も増加する。とくに、 CPU間を絶縁したいような場合には、インターフェースに絶縁素子が必要となり複雑化、コストアップが避けられない。

[0005] 図 12は、共有 RAM203に対し、マスター CPU201およびスレーブ CPU202からアクセス可能に構成した場合の構成例を示している。例えば、処理の二重化を目的として 2つの CPUを用いる場合、それぞれの CPUの情報を共有 RAMに書込むとともに、相手方の情報を共有 RAMから読み込む。そして、各 CPUで自らの情報と、相手方の情報とを照合することで、同一の処理が正常に実行されているか否かを確認する。

[0006] し力し、各 CPUの情報は、各 CPUでの非同期による処理で生成されたものであるため、照合される情報に時間差が生じ、それが原因による情報の不一致が発生しやすい。また、 2つの CPUからアクセスするためのアービトレーション機能を外部のハードウエアにより実装する必要がある。また、 CPU間の処理を同期させるためには、共有 RAM203への書込みおよび共有 RAM203からの読み込みのタイミングを調整する必要があるため、処理のオーバヘッドが大きくなり処理パフォーマンスが低下する。

[0007] 本発明の目的は、処理能力を低下させることなく複数の装置における処理を同期させることができる情報処理装置および情報処理方法を提供することにある。

課題を解決するための手段

[0008] 本発明は、互いに独立して処理を実行する第 1の装置および第 2の装置と、前記第 1の装置と前記第 2の装置との間で通信を実行する通信部と、前記通信をトリガとして前記第 1の装置における処理を実行する第 1の処理実行部と、前記通信をトリガとして前記第 2の装置における処理を実行する第 2の処理実行部と、を備える情報処理装置を提供する。

この情報処理装置によれば、第 1の処理実行部および第 2の処理実行部が通信をトリガとして第 1の装置および第 2の装置における処理を実行するので、第 1の装置および第 2の装置における処理が同期化される。

[0009] 上記情報処理装置は、前記通信部は、前記第 1の装置から前記第 2の装置にトリガ信号を送信するトリガ信号送信部と、前記第 2の装置が前記トリガ信号を受信した場合、前記第 2の装置から前記第 1の装置にレスポンス信号を返信するレスポンス信号返信部と、を備えてもよい。

この場合、第 1の装置はレスポンス信号の受信状態等を用いて第 1の装置および第 2の装置における処理の同期化を図ってもよい。

[0010] 上記情報処理装置では、前記第 2の処理実行部は、前記第 2の装置における前記トリガ信号の受信をトリガとして、前記第 2の装置における処理を実行してもよい。

[0011] 上記情報処理装置では、前記トリガ信号には処理フェイズを特定する情報が含まれ、前記第 2の処理実行部は、前記第 2の装置が前記トリガ信号を受信した後、当該トリガ信号により特定された処理フェイズの処理を実行してもよい。

上記情報処理装置では、前記通信部は非同期通信を実行してもよ、。

[0012] 本発明は、相互にデータを送受信し、互いに独立して処理を実行する第 1の装置および第 2の装置と、前記第 1の装置と前記第 2の装置との間の通信を実行することにより、前記第 1の装置における処理および前記第 2の装置における処理を同期させる同期部と、前記同期部により前記処理が同期化された後、前記第 1の装置と前記第 2の装置との間で通信を実行することにより前記データの送受信を実行するデータ通信部と、を備える情報処理装置も提供する。

この情報処理装置によれば、同期部により処理が同期化された後、第 1の装置と第 2の装置との間で通信を実行するので、データの送受信中に同期化のための処理を実行する必要がない。

[0013] 上記情報処理装置では、前記同期化部および前記データ通信部は同一の通信経路を用いて通信を実行してもよ、。

[0014] 上記情報処理装置は、前記同期化部による同期化が成功したか否かを判定する判定部を備え、前記データ通信部は、前記判定部により同期化が成功したと判定された場合に前記データの送受信を実行してもよヽ。

この場合、同期化に失敗したときに、データの送受信を中止してもよぐその場合には同期化の動作に特ィ匕することができ、同期化された状態に容易に復帰できる。上記情報処理装置では、同期部およびデータ通信部は非同期通信を実行してもよい。

[0015] 本発明は、互いに独立して処理を実行する第 1の装置および第 2の装置と、前記第 1の装置は、前記第 1の装置の現在の処理段階を前記第 2の装置に通知する第 1の通知部と、前記第 2の装置からの通知の受領に基づ、て前記第 2の装置の処理タイミングを監視する第 1の監視部と、を備え、前記第 2の装置は、前記第 2の装置の現在の処理段階を前記第 1の装置に通知する第 2の通知部と、前記第 1の装置からの通知の受領に基づいて前記第 1の装置の処理タイミングを監視する第 2の監視部と、を備える情報処理装置も提供する。

この情報処理装置によれば、第 1の装置および第 2の装置が、それぞれ通知部および監視部により互いの処理タイミングを監視することができ、両装置の同期化を図ることができる。

[0016] 上記情報処理装置では、前記第 1の監視部及び前記第 2の監視部は所定の処理段階を示す前記通知を受け取るタイミングに基づいて各装置の処理タイミングが正常か否かを判定してもよい。

[0017] 上記情報処理装置では、前記第 1の装置および前記第 2の装置は、それぞれ個々の CPUであってもよい。

[0018] 本発明は、互いに独立して処理を実行する第 1の装置および第 2の装置を用いる情報処理方法において、前記第 1の装置と前記第 2の装置との間の通信を実行するステップと、前記通信をトリガとして前記第 1の装置における処理を実行するステップと、前記通信をトリガとして前記第 2の装置における処理を実行するステップと、を備える情報処理方法も提供する。

この情報処理方法によれば、通信をトリガとして第 1の装置および第 2の装置における処理を実行するので、第 1の装置および第 2の装置における処理が同期化される。

[0019] 上記情報処理方法では、前記通信を実行するステップは、前記第 1の装置から前記第 2の装置にトリガ信号を送信するステップと、前記第 2の装置が前記トリガ信号を受信した場合、前記第 2の装置から前記第 1の装置にレスポンス信号を返信するステップと、を備えてもよい。

[0020] 上記情報処理方法では、前記第 2の装置における処理を実行するステップでは、前記第 2の装置における前記トリガ信号の受信をトリガとして、前記第 2の装置における処理を実行してちょい。

[0021] 上記情報処理方法では、前記トリガ信号には処理フェイズを特定する情報が含まれ、前記第 2の装置における処理を実行するステップでは、前記第 2の装置が前記トリガ信号を受信した後、当該トリガ信号により特定された処理フェイズの処理を実行してもよい。

上記情報処理方法では、前記通信を実行するステップは、非同期通信を実行してちょい。

[0022] 本発明は、相互にデータを送受信し、互いに独立して処理を実行する第 1の装置および第 2の装置を用いる情報処理方法において、前記第 1の装置と前記第 2の装置との間の通信を実行することにより、前記第 1の装置における処理および前記第 2 の装置における処理を同期させるステップと、前記処理が同期化された後、前記第 1 の装置と前記第 2の装置との間で通信を実行することにより前記データの送受信を実行するステップと、を備える情報処理方法も提供する。

この情報処理装置によれば、同期化するステップにより処理が同期化された後、第

1の装置および第 2の装置の間で通信を実行するので、データの送受信中に同期化のための処理を実行する必要がな、。

[0023] 上記情報処理方法では、前記同期化するステップおよび前記データの送受信を実行するステップでは、同一の通信経路を用いて通信を実行してもよ、。

[0024] 上記情報処理方法は、前記同期化が成功した力否かを判定するステップを備え、前記データの送受信を実行するステップでは、前記判定するステップにより同期化が成功したと判定された場合に前記データの送受信を実行してもよい。

この場合、同期化に失敗したときに、データの送受信を中止してもよぐその場合には同期化の動作に特ィ匕することができ、同期化された状態に容易に復帰できる。

[0025] 上記情報処理方法では、前記同期化するステップおよび前記データの送受信を実行するステップは、非同期通信を実行してもよい。

図面の簡単な説明

[0026] [図 1] (a)及び (b)は、本発明に係る情報処理装置を機能的に示すブロック図である。

[図 2]は、本発明に係る情報処理装置を機能的に示すブロック図である。

[図 3]は、一実施形態の情報処理装置が適用される安全システムの構成を示すプロック図である。

[図 4]は、 CPU間の同期化処理に関連する構成を示すブロック図である。

[図 5]は、データ照合等の処理に関連する構成を示すブロック図である。

[図 6]は、通信処理のシーケンスを示す図である。

[図 7] (a)はマスター CPUにおける処理手順を示すフローチャートであり、 (b)はスレーブ CPUにおける処理手順を示すフローチャートである。

[図 8] (a)はマスター CPUにおける処理手順を示すフローチャートであり、 (b)はスレーブ CPUにおける処理手順を示すフローチャートである。

[図 9] (a)〜（c)は通信フレームの構成を示す図であり、 (a)は個々の通信フレームの構成を示し、（b)は通信状態が正常な場合の動作を示し、（c)は通信異常の場合の動作を示す。

[図 10]は、マスター CPUから 3つのスレーブ CPUにコマンドを送信する構成を示すブロック図である。

[図 11]は、 3つのスレーブ CPUにコマンドを送信する場合の通信フレームの構成を示す図である。

[図 12]マスター CPUおよびスレーブ CPUを同期化する場合の従来の構成例を示すブロック図である。符号の説明

[0027] 101 非同期通信部（通信ブロック 13、通信ブロック 23)

102 第 1の処理実行部（同期化処理部 19)

103 第 2の処理実行部（同期化処理部 29)

105 同期化部（同期化処理部 19、同期化処理部 29)

106 判定部（同期化処理部 19、同期化処理部 29)

107 データ通信部（通信ブロック 13、通信ブロック 23)

108 通知部（同期化処理部 19)

109 監視部（同期化処理部 19)

110 通知部（同期化処理部 29)

111 監視部（同期化処理部 29)

発明を実施するための最良の形態

[0028] 図 1 (a)、図 1 (b)および図 2は本発明に係る情報処理装置を機能的に示すブロック図である。

[0029] 図 1 (a)において、非同期通信部 101は、第 1の装置と第 2の装置との間で非同期通信を実行する。第 1の処理実行部 102は、非同期通信をトリガとして第 1の装置における処理を実行する。第 2の処理実行部 103は、非同期通信をトリガとして第 2の装置における処理を実行する。

[0030] 図 1 (a)において、トリガ信号送信部 101aは、第 1の装置から第 2の装置にトリガ信号を送信する。レスポンス信号返信部 101bは、第 2の装置がトリガ信号を受信した場合、第 2の装置力第 1の装置にレスポンス信号を返信する。 [0031] 図 1 (b)において、同期化部 105は、第 1の装置と第 2の装置との間で非同期通信を実行することにより、第 1の装置における処理および第 2の装置における処理を同期させる。データ通信部 106は、同期化部 105により処理が同期化された後、第 1の装置と第 2の装置との間で非同期通信を実行することによりデータの送受信を実行する。

[0032] 判定部 107は、同期化部 105による同期化が成功した力否かを判定する。データ通信部 106は、判定部 107により同期化が成功したと判定された場合にデータの送受信を実行する。

[0033] 図 2において、第 1の装置 151は、第 1の装置 151の現在の処理段階を第 2の装置 152に通知する通知部 108と、第 2の装置 152からの通知の受領に基づいて第 2の装置の処理タイミングを監視する監視部 109と、を備える。第 2の装置 152は、第 2の装置 152の現在の処理段階を第 1の装置 151に通知する通知部 110と、第 1の装置 151からの通知の受領に基づ、て第 1の装置 151の処理タイミングを監視する監視部 111と、を備える。

[0034] 以下、図 3〜図 9 (c)を参照して、本発明に係る情報処理装置の実施形態について説明する。

[0035] 図 3は本実施形態の情報処理装置が適用される安全システムの構成を示すブロック図である。安全システムは、プラントの安全を確保するために、フィールド機器に異常が認められた場合に、警報を通知するとともに必要な措置を実行するシステムである。この安全システムはプラント制御システムの一部として構成されてヽる。

[0036] 図 3に示すように、プラント制御システムは、プラント各部に配置された電磁弁ゃセンサ等のフィールド機器 1, 1, · · ·を統合的に管理、制御するコントローラ 2と、コントローラ 2およびフィールド機器 1の間に介装される入出力装置 3, 3, · · ·と、を備える。入出力装置 3, 3,…は、ネットワーク 4を介してコントローラ 2に接続されている。また、フィールド機器 1, 1,…は、ターミナルボード 5を介して入出力装置 3に接続されている。

[0037] 図 3に示すように、入出力装置 3にはフィールド機器 1とコントローラ 2との間のインタ一フェース処理を実行する入出力ユニット 3a, 3b, · · ·が実装される。後述するように、これらの入出力ユニット 3a, 3b, · · ·では、信頼性向上を目的として同一処理を二重に実行している。

[0038] 図 4および図 5は入出力ユニット 3aの構成の一部を示すブロック図である。本実施例では、下流工程であるフィールド機器 1の側から入力された入力値を加工して、上流工程であるコントローラ 2の側に PV値 (プロセス値)を出力するユニットの例を示している。

[0039] 図 4は CPU間の同期化処理に関連する構成を、図 5はデータ照合等の処理に関連する構成を、それぞれ示している。

[0040] 図 4および図 5に示すように、入出力ユニット 3aは、マスター CPU10と、スレーブ C PU20とを備え、それぞれの CPU10および CPU20が互いに独立して同一処理を実行する。また、 CPU10および CPU20は、それぞれその周囲に実装された周辺回路の診断を実行する。

[0041] (同期化処理のための構成）

図 4に示すように、マスター CPU10は、 CPU間の同期化のための処理を実行する同期化処理部 19と、スレーブ CPU20との間での非同期通信 (UART)を実行する通信ブロック 13とを備える。スレーブ CPU20は、 CPU間の同期化のための処理を実行する同期化処理部 29と、マスター CPU10との間での非同期通信 (UART)を実行する通信ブロック 23とを備える。

[0042] マスター CPU10およびスレーブ CPU20は、通信により同期を取りながら、それぞれの処理を実行する。同期化の処理手順につ!、ては後述する。

[0043] (その他の処理のための構成）

図 5に示すように、フィールド機器 1からの入力値は、入力部 71および入力バッファ 72を介してマスター CPU10に入力される。マスター CPU10の周囲の周辺回路 74 は診断回路 75により診断される。また、入力バッファ 72から出力された信号が診断回路 75に入力され、信号の異常の有無が診断される。周辺回路 74の異常の有無、および入力バッファ 72から出力された信号の異常の有無は、診断回路 75からの診断情報としてマスター CPU 10に入力される。

[0044] 同様に、フィールド機器 1からの同一の入力値は入力部 71および入力バッファ 73 を介してスレーブ CPU20に入力される。スレーブ CPU20の周囲の周辺回路 76は診断回路 77により診断される。また、入力バッファ 73から出力された信号が診断回路 77に入力され、信号の異常の有無が診断される。周辺回路 76の異常の有無、および入力バッファ 73から出力された信号の異常の有無は、診断回路 77からの診断情報としてスレーブ CPU20に入力される。

[0045] 図 5に示すように、マスター CPU10は、入力バッファ 72を経由して入力された入力値に対する演算処理を実行し、コントローラ 2の側である上流工程で処理可能な形式の PV値 (プロセス値）に変換する PV値処理部 11と、診断回路 75からの診断情報を受けて異常の検出および判定を実行し、診断結果であるステータスを生成する診断部 12とを備える。

[0046] また、マスター CPU10は、スレーブ CPU20との間で通信を実行するための通信ブロック 13と、 PV値およびステータスに、 CRC (Cyclic Redundancy Check;巡回冗長検査)コードおよび更新カウンタを付加するコード生成部 14とを備える。

[0047] また、スレーブ CPU20は、入力バッファ 73を経由して入力された入力値に対する演算処理を実行し、コントローラ 2の側である上流工程で処理可能な形式の PV値 (プロセス値）に変換する PV値処理部 21と、診断回路 77からの診断情報を受けて異常の検出および判定を実行し、診断結果であるステータスを生成する診断部 22とを備える。

[0048] また、スレーブ CPU20は、マスター CPU10との間で通信を実行するための通信ブロック 23と、 PV値およびステータスに、 CRC (Cyclic Redundancy Check;巡回冗長検査)コードおよび更新カウンタを付加するコード生成部 24とを備える。

[0049] 次に、本ユニットの動作について説明する。

[0050] マスター CPU10では、診断部 12で生成されたステータスと、スレーブ CPU20の診断部 24で生成され、通信ブロック 23および通信ブロック 13による通信を介して取得されたステータスとを、等値ィ匕部 15において、比較、等値化する。等値ィ匕はマスター CPU10で取り扱うステータスと、スレーブ CPU20で取り扱うステータスとを同一にする処理である。等値ィ匕部 15ではステータスの OR情報を生成する。すなわち、等値ィ匕部 15では、いずれかのステータスが異常を示す場合、その異常を取り込んだステータスに変更し、コード生成部 14に受け渡す。後述するように、スレーブ CPU20でも同様の処理を行うことで、マスター CPU10およびスレーブ CPU20で取り扱うステータスを共通化する。

[0051] PV値処理部 11で生成された PV値は、コード生成部 14に与えられる。しかし、等値ィ匕部 15での処理に基づきステータスの異常が検出された場合には、遮断部 16によりコード生成部 14への PV値の入力が遮断される。

[0052] コード生成部 14では、入力された PV値および等値化部 15で生成されたステータスに基づいて CRCコードを生成する。また、新たな PV値およびステータスが入力されるたびにカウント番号を更新し、 CRCコードに付加したコードを生成する。コード生成部 14では、このように生成したコードを PV値およびステータスに付加することで、 P V値、ステータス、 CRCコードおよびカウント番号からなるフレームを生成する。カウント番号は、 PV値およびステータスの更新ごとにインクリメントされる。

[0053] コード生成部 14で作成されたフレームと同様のフレームは、スレーブ CPU20のコード生成部 24で同様に生成され、通信ブロック 23および通信ブロック 13による通信を介して取得される。コード生成部 14で作成されたフレームと、コード生成部 24で作成されたフレームとは、比較部 17において照合される。比較部 17では、両フレームの不一致が検出されれば異常と判断する。後述するように、スレーブ CPU20でも同様の処理を行うことで、マスター CPU10およびスレーブ CPU20は、互いに相手方の処理結果を自らの処理結果と照合し、不一致であれば異常と判断している。マスター CPU10およびスレーブ CPU20におけるすべての処理が正常であれば、比較部 17 における照合の結果、両フレームは一致することになる。

[0054] コード生成部 14で生成されたフレームは、上流工程である出力部 78に出力される。しかし、比較部 17において両フレームの不一致が検出され、異常と判断されれば、遮断部 18によって、フレームの出力が遮断される。また、後述するように、スレーブ C PU20の比較部 27においてフレームの不一致が検出された場合には、フェイルセィフ部 79において、フレームの出力が遮断される。

[0055] 一方、スレーブ CPU20では、診断部 22で生成されたステータスと、マスター CPU 10の診断部 14で生成され、通信ブロック 13および通信ブロック 23による通信を介して取得されたステータスとを、等値ィ匕部 25において、比較、等値化する。等値化部 2 5ではステータスの OR情報を生成する。すなわち、等値ィ匕部 25では、いずれかのステータスが異常を示す場合、その異常を取り込んだステータスに変更し、コード生成部 24に受け渡す。

[0056] PV値処理部 21で生成された PV値は、コード生成部 24に与えられる。しかし、等値ィ匕部 25での処理に基づきステータスの異常が検出された場合には、遮断部 26によりコード生成部 24への PV値の入力が遮断される。

[0057] コード生成部 24では、入力された PV値および等値ィ匕部 25で生成されたステータスに基づいて CRCコードを生成する。また、新たな PV値およびステータスが入力されるたびにカウント番号を更新し、 CRCコードに付加したコードを生成する。コード生成部 24では、このように生成したコードを PV値およびステータスに付加することで、 P V値、ステータス、 CRCコードおよびカウント番号からなるフレームを生成する。カウント番号は、 PV値およびステータスの更新ごとにインクリメントされる。

[0058] コード生成部 24で作成されたフレームは、マスター CPU10のコード生成部 14で同様に生成され通信ブロック 13および通信ブロック 23による通信を介して取得されたフレームと、比較部 27において照合される。比較部 27において両フレームの不一致が検出されれば異常と判断する。

[0059] 比較部 27においてフレームの不一致が検出された場合、比較部 27からリセット信号が出力され、マスター CPU10に与えられる。この場合、マスター CPU10は強制リセットされ、出力部 78への新たなフレームの出力が阻止される。

[0060] 出力部 78への出力が阻止された場合、カウント番号の更新が停止するため、出力部 78以降の後段の上流工程では、カウント番号を参照するだけで情報の出力が停止したことを認識できる。

[0061] (同期化の処理手順）

次に、マスター CPU10およびスレーブ CPU20間の同期化の処理手順について説明する。上記のように、マスター CPU10およびスレーブ CPU20ではリアルタイムにデータを交換し、データの照合を行っている。このため、両者の CPUにおける処理のタイミングがずれると、時間軸方向に異なる別々の処理結果を比較することになり、照合の不一致が発生する。このため、本実施例の装置では、両者の CPUが常に同じ動作を実行している必要がある。そこで、マスター CPU10の側力も非同期通信 (U ART)を利用して一定周期でコマンドを送信し、スレーブ CPU20が同期して同一のシーケンスで処理を実行できるよう制御して、る。

[0062] 図 6は通信処理のシーケンスを示す図であり、図 7 (a)および図 8 (a)はマスター CP U10の処理手順を示すフローチャートであり、図 7 (b)および図 8 (b)はスレーブ CP U20の処理手順を示すフローチャートである。

[0063] 図 6に示すように、コントロール権を持つマスター CPU10が、自らが実行する処理フェイズを示すフェイズ情報を付カ卩したコマンドを、一定周期でスレーブ CPU20に送信する。後述するように、コマンドを受信したスレーブ CPU20は、コマンドの受信をトリガとしてフェイズ情報により指定された処理フェイズを実行する。また、スレーブ CP U20はコマンドに含まれるフェイズ情報を付カ卩したレスポンスをマスター CPU10に返送する。

[0064] 図 7 (a)および図 7 (b)は、マスター CPU10およびスレーブ CPU20における同期化処理の手順を示している。これらの手順は、マスター CPU10の同期化処理部 19 およびスレーブ CPU20の同期化処理部 29の制御に基づき実行される。

[0065] マスター CPU10では、図 7 (a)のステップ S1において、スレーブ CPU20にコマンドを送信する。ここでは、非同期通信 (UART)により、通信ブロック 13を介してコマンドを一定周期で送信する。コマンドにはマスター CPUが直後に実行する処理フェイズを示すフェイズ情報が付加されて、る。

[0066] 次に、ステップ S 2ではスレーブ CPU20からのレスポンスの返信を待ち、レスポンスが返信されれば、ステップ S3へ進む。ステップ S3ではスレーブ CPU20の処理フェイズを監視する。すなわち、レスポンスに含まれるフェイズ情報を参照し、フェイズ情報力 Sコマンドに示した正しいフェイズを示している力否か判断する。この判断が肯定されればステップ S4へ進み、否定されればステップ S1へ戻る。

[0067] ステップ S4では、スレーブ CPU20の処理タイミングを監視する。すなわち、ステツプ S2におけるレスポンスの受信間隔 (前回の受信時点力今回の受信時点までの間隔）に基づき、スレーブ CPU20における処理が適正なタイミングで実行できているか否か判断する。ステップ S4の判断が肯定されればステップ S5へ進み、否定されればステップ S1へ戻る。

[0068] ステップ S5では、所定の処理フェイズ (ステップ S1で送信したコマンドのフェイズ情報が示す処理フェイズ)を実行する。処理フェイズの実行には、全二重化通信の実行が含まれる。全二重化通信は、非同期通信 (UART)を用いてマスター CPU10およびスレーブ CPU20間の双方向通信を同時に行う処理である。マスター CPU10における全二重化通信の処理には、通信ブロック 13を介して、上記のステータスおよびフレーム（PV値、ステータス、 CRCコードおよびカウント番号からなるフレーム）をスレーブ CPU20に送信する処理と、通信ブロック 13を介して、スレーブ CPU20から送信されてきた上記のステータスおよびフレームを受信する処理とが含まれる。

[0069] 全二重化通信を含む処理フェイズの終了後、ステップ S1へ戻り、次の処理フェイズについてステップ S1〜ステップ S5の処理が繰り返される。

[0070] 一方、スレーブ CPU20では、図 7 (b)のステップ S11において、マスター CPU10 力も送信されてくるコマンドの受信を待ち、コマンドが受信されればステップ S12へ進む。このコマンドは、ステップ S1においてマスター CPU10から送信されるコマンドに対応する。

[0071] 次に、ステップ S12ではノ^ティ一異常、オーバーラン異常等の通信異常や、受信されたコマンドの通信データ異常が発生して、る力否力判断する。この判断が肯定されればステップ S 11へ戻り、否定されればステップ S 13へ進む。

[0072] ステップ S 13ではマスター CPU10の処理フェイズを監視する。すなわち、コマンドに含まれるフェイズ情報を参照し、フェイズ情報が正ヽフェイズを示して!/ヽるカゝ否か判断する。この判断が肯定されればステップ S 14へ進み、否定されればステップ S11 へ戻る。

[0073] ステップ S14では、マスター CPU10の処理タイミングを監視する。すなわち、ステツプ S11におけるコマンドの受信間隔 (前回の受信時点から今回の受信時点までの間隔）に基づき、マスター CPU10における処理が適正なタイミングで実行できているか否か判断する。ステップ S 14の判断が肯定されればステップ S 15へ進み、否定されればステップ S 11へ戻る。 [0074] ステップ S15では、マスター CPU10にレスポンスを返信する。レスポンスは、非同期通信（UART)により通信ブロック 23を介して送信される。レスポンスには、スレーブ CPU20が直後に実行する処理フェイズ、すなわち受信されたコマンドにより指示された処理フェイズのフェイズ情報が付カ卩される。このレスポンスはステップ S2にお!/ヽて受信されるレスポンスに対応する。

[0075] 次に、ステップ S16では、ステップ S 11で受信したコマンドのフェイズ情報が示す処理フェイズを実行する。処理フェイズの実行には、全二重化通信の実行が含まれる。スレーブ CPU20における全二重化通信の処理には、通信ブロック 23を介して、上記のステータスおよびフレーム（PV値、ステータス、 CRCコードおよびカウント番号からなるフレーム）をマスター CPU10に送信する処理と、通信ブロック 23を介して、マスター CPU10から送信されてきた上記のステータスおよびフレームを受信する処理とが含まれる。

[0076] 全二重化通信を含む処理フェイズの終了後、ステップ S11へ戻り、次の処理フェイズについてステップ S11〜ステップ S16の処理が繰り返される。

[0077] 以上の処理手順により、同期化処理と全二重化通信の処理とが、処理フェイズ単位で繰り返し実行される。

[0078] 図 9 (a)〜図 9 (c)は通信フレームの構成を示すタイムチャートであり、図 9 (a)は個々の通信フレームの構成を示し、図 9 (b)は通信状態が正常な場合の動作を示し、図 9 (c)は通信異常の場合の動作を示す。

[0079] 図 9 (a)に示すコマンドトリガ期間において、コマンドの送信（図 7 (a)のステップ S1) 力レスポンスの返信（図 7 (b)のステップ S15)までの一連の処理が実行される。その後、全二重化通信期間において、マスター CPU10からデータ MA力スレーブ C PU20からデータ SL力それぞれ送受信される。上述したように、データ MAおよびデータ SLは、それぞれ上記のステータスおよびフレーム（PV値、ステータス、 CRCコードおよびカウント番号力もなるフレーム）を含んで!/、る。

[0080] 通信状態が正常な場合、図 9 (b)に示すように、処理フェイズ単位で設けられた、同期化のためのコマンドおよびレスポンスの交換処理と、その後の二重化通信の処理と力交互に繰り返される。このようなフェイズ処理を順次繰り返すことで、マスター CP U10およびスレーブ CPU20において同一処理が互いに同期して実行される。

[0081] コマンドおよびレスポンスの送受信に異常 (通信異常）が発生した場合、図 7 (b)のステップ Sl l、ステップ SI 3あるいはステップ S 14の判断が否定され、またはステップ S 12の判断が肯定される。このため、スレーブ CPU20はレスポンスの返信および当該処理フェイズの処理を実行せずに、次のコマンドを待機する状態 (ステップ S 11)となる。また、この場合、図 7 (&)のステップ32、ステップ S3あるいはステップ S4の判断が否定されるため、マスター CPU10も処理フェイズの処理に移行せず、次のコマンドを送信する (ステップ Sl)。

[0082] このため、図 9 (c)に示すように、通信異常が認められる間、全二重化通信は実行されず、次の処理フェイズの同期化処理に移行する。図 9 (c)ではフェイズ 2およびフエィズ 3で通信異常が認められ、フェイズ 4で通信状態が復帰した場合を示して、る。

[0083] このように、本実施形態では、通信異常により同期化処理が成功しな!、場合には、全二重化通信によるデータの交換を中止し、次の処理フェイズの同期化処理に備えるようにしている。このため、異常状態から容易に復帰できる。

[0084] 次に、通信異常が継続する場合の処理について説明する。

[0085] 図 8 (a)および図 8 (b)は同期化処理において通信異常が «続する場合、例えば、所定数以上の処理フェイズにわたり、コマンド、レスポンスの交換ができない場合の処理手順を示す。

[0086] マスター CPU10では、ステップ S21において通信異常の状態か否か判断する。判断が肯定されればステップ S22へ進み、否定されればステップ S21の処理を繰り返す。ステップ S22では、通信異常が所定時間以上にわたり継続している力否か判断する。この判断が肯定されればステップ S23へ進み、否定されればステップ S21へ戻る。

[0087] ステップ S23では、上流工程に異常を通知（図 4)し、処理を終了する。

[0088] 一方、スレーブ CPU20では、ステップ S21において通信異常の状態か否か判断する。判断が肯定されればステップ S22へ進み、否定されればステップ S21の処理を繰り返す。ステップ S22では、通信異常が所定時間以上にわたり継続しているカゝ否か判断する。この判断が肯定されればステップ S23へ進み、否定されればステップ S 21へ戻る。

[0089] ステップ S23では、上流工程に異常を通知する。次に、ステップ S24においてリセット信号を出力し（図 4)、マスター CPU10を強制リセットする。その後、処理を終了する

[0090] 以上説明したように、本実施形態では、マスター CPUとスレーブ CPU20とが処理フェイズごとに同期化されるため、 2つの CPU間で常に同一処理フェイズを実行させることができる。すなわち、マスター CPU10から一定周期で送信されたコマンドの受信をトリガとして、スレーブ CPU20において処理フェイズが実行されるため、スレーブ CPU20に一定周期で処理フェイズを実行させることができる。また、非同期通信 (U ART)を用いて通信を行うことで同期化を行っているので、同期化のために別のハードウエア等を追加する必要がな、。

[0091] また、スレーブ CPU20は、常にマスター CPU10から送信されてくるコマンドに従つて所定の処理フェイズを実行するので、例えば、一時的にマスター CPU10から異常なデータが送信され、あるいは、スレーブ CPU20での処理フェイズの実行タイミングがずれた場合でも、通信状態が正常になれば迅速に復帰可能となる。さらに、通信異常時にはマスター CPU10からはコマンドの送信、スレーブ CPUではコマンドの受信に特化した処理状態に移行するので、異常状態から容易に復帰できる。

[0092] なお、通信異常の有無を判断する前に、連続して処理フェイズを実行してもよヽ。この場合、通信異常が解消しない場合には、次の処理フェイズから実行を中止してもよい。

[0093] 本実施形態で

は、同期化のためのコマンド、レスポンスの送受信をトリガとして利用し、マスター CP U10およびスレーブ CPU20においてフェイズ処理に必要なデータ通信を実行している。このため、データ通信中に同期化のための処理が不要となり、全二重化通信によるデータ通信が可能となる。また、同期化とデータ通信とを時系列的に並べているため、共通の通信経路を使用しつつ全二重化通信が可能となる。

[0094] 本実施形態では、非同期通信 (UART)を用いて同期化を実行してヽるので、ハード的に 2本の信号線のみのシリアル通信で実現可能であり、複雑な実装を供給されない。とく〖こ、 2つの CPU間が絶縁されたシステムであっても、接続ラインの本数が少ないため、低コストで実装上の困難もない。例えば、 2つの CPUを、プラント制御システムにおける互いに絶縁されたフィールド機器側と、コントローラ側とに分配することも容易に実現できる。

[0095] 上記実施形態では、 2つの CPUに同一処理を実行させる例を示した力上記同期化処理は、複数の CPUを同期させて別々の処理を実行させる場合についても同様に適用できる。また、 2つ以上のスレーブ CPUに対し、同期化を実行することができる。

[0096] 図 10は、マスター CPUから 3つのスレーブ CPUにコマンドを送信することで、すべての CPUの同期化を図る場合の例を示すブロック図である。

[0097] この例では、図 11に示すように、処理フェイズの周期ごとに、 1つのスレーブ CPUを割り当て、順次、対応するスレーブ CPUとの間で、マスター CPU10Aが主導する同期化処理およびデータ通信を実行している。図 11の例では、周期 0では第 1のスレーブ CPU21Aに対し、周期 1では第 2のスレーブ CPU22Aに対し、周期 2では第 1 のスレーブ CPU23Aに対し、それぞれ同期化処理およびデータ通信を実行して!/ヽる。そして、次の周期 3では、再び第 1のスレーブ CPU21Aに対し同期化処理およびデータ通信を実行する。このように、繰り返し 3つのスレーブ CPUに対しアクセスを行つている。

[0098] この場合、マスター CPU10Aと、それぞれのスレーブ CPU間での同期を確立することで、スレーブ CPU間の同期化も達成される。したがって、スレーブ CPU間での同期化処理が不要となり、最小限度のハードウェアによって全 CPUの同期化が容易に実現できる。

[0099] 全 CPUの同期化により、複数の CPUが同期して実行する、リアルタイムポートによる入出力処理が可能となる。

[0100] 本発明の適用範囲は上記実施形態に限定されることはない。また、本発明は、安全システムのみならず、各種情報を取り扱う情報処理システムに対し、広く適用することがでさる。

[0101] なお、上記の説明においては、第 1の装置および第 2の装置の間で実行される通信を非同期通信により実現した場合を例示したが、通信の形態は非同期通信に限定されるものではない。

本出願は、 2005年 1月 31日出願の日本特許出願 (特願 2005— 022945)に基づくものであり、その内容はここに参照として取り込まれる。

Claims

請求の範囲

[1] 互いに独立して処理を実行する第 1の装置および第 2の装置と、

前記第 1の装置と前記第 2の装置との間の通信を実行する通信部と、

前記通信をトリガとして前記第 1の装置における処理を実行する第 1の処理実行部と、

前記通信をトリガとして前記第 2の装置における処理を実行する第 2の処理実行部と、

を備えることを特徴とする情報処理装置。

[2] 前記通信部は、

前記第 1の装置から前記第 2の装置にトリガ信号を送信するトリガ信号送信部と、前記第 2の装置が前記トリガ信号を受信した場合、前記第 2の装置から前記第 1の装置にレスポンス信号を返信するレスポンス信号返信部と、

を備えることを特徴とする請求項 1に記載の情報処理装置。

[3] 前記第 2の処理実行部は、前記第 2の装置における前記トリガ信号の受信をトリガとして、前記第 2の装置における処理を実行することを特徴とする請求項 2に記載の情報処理装置。

[4] 前記トリガ信号には処理フェイズを特定する情報が含まれ、

前記第 2の処理実行部は、前記第 2の装置が前記トリガ信号を受信した後、当該トリガ信号により特定された処理フェイズの処理を実行することを特徴とする請求項 2に記載の情報処理装置。

[5] 前記通信部は、非同期通信を実行することを特徴とする請求項 1に記載の情報処理装置。

[6] 相互にデータを送受信し、互いに独立して処理を実行する第 1の装置および第 2の装置と、

前記第 1の装置と前記第 2の装置との間の通信を実行することにより、前記第 1の装置における処理および前記第 2の装置における処理を同期させる同期部と、前記同期部により前記処理が同期化された後、前記第 1の装置と前記第 2の装置との間で通信を実行することにより前記データの送受信を実行するデータ通信部と、を備えることを特徴とする情報処理装置。

[7] 前記同期部および前記データ通信部は同一の通信経路を用いて通信を実行することを特徴とする請求項 6に記載の情報処理装置。

[8] 前記同期部による同期化が成功した力否かを判定する判定部を備え、

前記データ通信部は、前記判定部により同期化が成功したと判定された場合に前記データの送受信を実行することを特徴とする請求項 6に記載の情報処理装置。

[9] 前記同期部および前記データ通信部は非同期通信を実行することを特徴とする請求項 6に記載の情報処理装置。

[10] 互いに独立して処理を実行する第 1の装置および第 2の装置と、

前記第 1の装置は、

前記第 1の装置の現在の処理段階を前記第 2の装置に通知する第 1の通知部と、前記第 2の装置からの通知の受領に基づいて前記第 2の装置の処理タイミングを監視する第 1の監視部と、

を備え、

前記第 2の装置は、

前記第 2の装置の現在の処理段階を前記第 1の装置に通知する第 2の通知部と、前記第 1の装置からの通知の受領に基づいて前記第 1の装置の処理タイミングを監視する第 2の監視部と、

を備えることを特徴とする情報処理装置。

[11] 前記第 1の監視部及び前記第 2の監視部は所定の処理段階を示す通知を受け取るタイミングに基づいて各装置の処理タイミングが正常力否かを判定することを特徴とする請求項 10に記載の情報処理装置。

[12] 前記第 1の装置および前記第 2の装置は、それぞれ個々の CPUであることを特徴とする請求項 1に記載の情報処理装置。

[13] 互いに独立して処理を実行する第 1の装置および第 2の装置を用いる情報処理方法において、

前記第 1の装置と前記第 2の装置との間の通信を実行するステップと、

前記通信をトリガとして前記第 1の装置における処理を実行するステップと、前記通信をトリガとして前記第 2の装置における処理を実行するステップと、を備えることを特徴とする情報処理方法。

[14] 前記通信を実行するステップは、

前記第 1の装置から前記第 2の装置にトリガ信号を送信するステップと、前記第 2の装置が前記トリガ信号を受信した場合、前記第 2の装置から前記第 1の装置にレスポンス信号を返信するステップと、

を備えることを特徴とする請求項 13に記載の情報処理方法。

[15] 前記第 2の装置における処理を実行するステップでは、前記第 2の装置における前記トリガ信号の受信をトリガとして、前記第 2の装置における処理を実行することを特徴とする請求項 14に記載の情報処理方法。

[16] 前記トリガ信号には処理フェイズを特定する情報が含まれ、

前記第 2の装置における処理を実行するステップでは、前記第 2の装置が前記トリガ信号を受信した後、当該トリガ信号により特定された処理フェイズの処理を実行することを特徴とする請求項 14に記載の情報処理方法。

[17] 前記通信を実行するステップは、非同期通信を実行することを特徴とする請求項 1

3に記載の情報処理方法。

[18] 相互にデータを送受信し、互いに独立して処理を実行する第 1の装置および第 2の装置を用いる情報処理方法にぉ、て、

前記第 1の装置と前記第 2の装置との間の通信を実行することにより、前記第 1の装置における処理および前記第 2の装置における処理を同期させるステップと、前記処理が同期化された後、前記第 1の装置と前記第 2の装置との間で通信を実行することにより前記データの送受信を実行するステップと、

を備えることを特徴とする情報処理方法。

[19] 前記同期化するステップおよび前記データの送受信を実行するステップでは、同一の通信経路を用いて通信を実行することを特徴とする請求項 18に記載の情報処理方法。

[20] 前記同期化が成功したか否かを判定するステップを備え、

前記データの送受信を実行するステップでは、前記判定するステップにより同期化が成功したと判定された場合に前記データの送受信を実行することを特徴とする請求項 18に記載の情報処理方法。

前記同期化するステップおよび前記データの送受信を実行するステップは、非同期通信を実行することを特徴とする請求項 18に記載の情報処理方法。