JPH04324568A - Ｃｐｕ暴走監視装置 - Google Patents
Ｃｐｕ暴走監視装置Info
- Publication number
- JPH04324568A JPH04324568A JP9455291A JP9455291A JPH04324568A JP H04324568 A JPH04324568 A JP H04324568A JP 9455291 A JP9455291 A JP 9455291A JP 9455291 A JP9455291 A JP 9455291A JP H04324568 A JPH04324568 A JP H04324568A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- cpus
- time
- cpu
- monitoring device
- Prior art date
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- Pending
Links
- 238000012806 monitoring device Methods 0.000 title claims abstract description 7
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 102100022099 Acid-sensing ion channel 4 Human genes 0.000 description 1
- 101710099897 Acid-sensing ion channel 4 Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電気機器の制御のため
に利用されるＣＰＵ暴走監視装置に関する。
に利用されるＣＰＵ暴走監視装置に関する。
【０００２】
【従来の技術】従来、図２に示すように、所定の時間ｔ
の経過によりタイムアップするタイマ１０と、この時間
ｔよりも長い時間Ｔの経過によりタイムアップするタイ
マ１１とをＣＰＵ１２に接続し、通常は一方のタイマ１
０がタイムアップした時にこのタイマ１０からＣＰＵ１
２のＩＮＴに割込みをかけ、ＣＰＵ１２から出力される
ＷＤ信号を他方のタイマ１１に入力してこのタイマ１１
をクリアさせ、ＣＰＵ１２が暴走した時には、ＣＰＵ１
２はタイマ１０からの割込み信号を受けてもＷＤ信号を
出力しないため、タイマ１１がクリアされず、これによ
り、時間Ｔが経過した後にタイマ１１の出力により電気
機器の制御回路にリセットをかけるようにしたＣＰＵ暴
走監視装置がある。
の経過によりタイムアップするタイマ１０と、この時間
ｔよりも長い時間Ｔの経過によりタイムアップするタイ
マ１１とをＣＰＵ１２に接続し、通常は一方のタイマ１
０がタイムアップした時にこのタイマ１０からＣＰＵ１
２のＩＮＴに割込みをかけ、ＣＰＵ１２から出力される
ＷＤ信号を他方のタイマ１１に入力してこのタイマ１１
をクリアさせ、ＣＰＵ１２が暴走した時には、ＣＰＵ１
２はタイマ１０からの割込み信号を受けてもＷＤ信号を
出力しないため、タイマ１１がクリアされず、これによ
り、時間Ｔが経過した後にタイマ１１の出力により電気
機器の制御回路にリセットをかけるようにしたＣＰＵ暴
走監視装置がある。
【０００３】また、タイマ１０の代わりに、ソフトウェ
ア上にある一定時間ｔ内に必ず通過するサブルーチンを
設け、このサブルーチン内で出力するＷＤ信号をタイマ
１１に入力し、以下図２において説明したように、ＣＰ
Ｕ１２が暴走した時にタイマ１１から出力されるリセッ
ト信号によりＣＰＵ１２の暴走を監視するようにしたＣ
ＰＵ暴走監視装置もある。
ア上にある一定時間ｔ内に必ず通過するサブルーチンを
設け、このサブルーチン内で出力するＷＤ信号をタイマ
１１に入力し、以下図２において説明したように、ＣＰ
Ｕ１２が暴走した時にタイマ１１から出力されるリセッ
ト信号によりＣＰＵ１２の暴走を監視するようにしたＣ
ＰＵ暴走監視装置もある。
【０００４】
【発明が解決しようとする課題】従来例中、前者は一つ
のＣＰＵ１２の暴走を監視するために二つのタイマ１０
，１１を必要とするためコストが高くなる。後者は一つ
のタイマ１１を用いるがソフトプログラムが複雑化する
問題がある。
のＣＰＵ１２の暴走を監視するために二つのタイマ１０
，１１を必要とするためコストが高くなる。後者は一つ
のタイマ１１を用いるがソフトプログラムが複雑化する
問題がある。
【０００５】
【課題を解決するための手段】本発明は、所定の時間ｔ
内に互いにデータの送受信を行う複数のＣＰＵを含む制
御回路を有する電気機器において、前記ＣＰＵの間の通
信信号が入力された時にクリアされ前記時間ｔより長い
時間Ｔが経過した時にタイムアップするタイマを設け、
このタイマの出力により前記ＣＰＵをリセットするリセ
ット手段を設けた。
内に互いにデータの送受信を行う複数のＣＰＵを含む制
御回路を有する電気機器において、前記ＣＰＵの間の通
信信号が入力された時にクリアされ前記時間ｔより長い
時間Ｔが経過した時にタイムアップするタイマを設け、
このタイマの出力により前記ＣＰＵをリセットするリセ
ット手段を設けた。
【０００６】
【作用】所定の時間ｔ内でＣＰＵ間の通信が行われてい
る通常時にはその通信信号によりタイマがクリアされ、
ＣＰＵが暴走した時にはタイマがクリアされないため時
間Ｔが経過した後にタイマの出力によりＣＰＵをリセッ
トすることが可能となる。さらに、複数のＣＰＵを備え
ても、それらのＣＰＵの暴走を一つのタイマで監視する
ことができるため、コストダウンを図ることができる。
る通常時にはその通信信号によりタイマがクリアされ、
ＣＰＵが暴走した時にはタイマがクリアされないため時
間Ｔが経過した後にタイマの出力によりＣＰＵをリセッ
トすることが可能となる。さらに、複数のＣＰＵを備え
ても、それらのＣＰＵの暴走を一つのタイマで監視する
ことができるため、コストダウンを図ることができる。
【０００７】
【実施例】本発明の一実施例を図１に基づいて説明する
。１は制御回路である。この制御回路１は、マスタＣＰ
Ｕ２とスレーブＣＰＵ３とを、ＡＳＩＣ４に内蔵された
シリアルインターフェースブロック５に接続することに
より形成されている。また、ＡＳＩＣ４はマスタＣＰＵ
２とスレーブＣＰＵ３とにリセット信号を出力するタイ
マであるウォッチドックタイマブロック６を内蔵してい
る。ＡＳＩＣ４はＣＰＵ１０，１１の制御プログラムを
簡略化するためのもので、ゲートアレイに代えてもよい
ものである。そして、このＡＳＩＣ４には、各種の駆動
系７とこれらの駆動系７の動作状態を検出するセンサ８
等が接続されている。また、マスタＣＰＵ２とスレーブ
ＣＰＵ３とＡＳＩＣ４とは、所定の時間ｔ毎に出力され
るシリアルクロック（ＳＣＫ）のタイミングに合わせて
シリアルデータ（ＳＤ）を送受信するものである。また
、ウォッチドックタイマブロック６のタイムアップ時間
Ｔは前述した時間ｔよりも長い時間に設定されている。
。１は制御回路である。この制御回路１は、マスタＣＰ
Ｕ２とスレーブＣＰＵ３とを、ＡＳＩＣ４に内蔵された
シリアルインターフェースブロック５に接続することに
より形成されている。また、ＡＳＩＣ４はマスタＣＰＵ
２とスレーブＣＰＵ３とにリセット信号を出力するタイ
マであるウォッチドックタイマブロック６を内蔵してい
る。ＡＳＩＣ４はＣＰＵ１０，１１の制御プログラムを
簡略化するためのもので、ゲートアレイに代えてもよい
ものである。そして、このＡＳＩＣ４には、各種の駆動
系７とこれらの駆動系７の動作状態を検出するセンサ８
等が接続されている。また、マスタＣＰＵ２とスレーブ
ＣＰＵ３とＡＳＩＣ４とは、所定の時間ｔ毎に出力され
るシリアルクロック（ＳＣＫ）のタイミングに合わせて
シリアルデータ（ＳＤ）を送受信するものである。また
、ウォッチドックタイマブロック６のタイムアップ時間
Ｔは前述した時間ｔよりも長い時間に設定されている。
【０００８】このような構成において、ＡＳＩＣ４はセ
ンサ８からの情報を監視し駆動系７の動作を制御する。 マスタＣＰＵ２とスレーブＣＰＵ３とはそれぞれシリア
ルインターフェースブロック５にてデータの送受信を行
う。また、マスタＣＰＵ２はセンサ８の情報を知るため
に所定の時間ｔ内にＡＳＩＣ４のデータを読む。ここで
、マスタＣＰＵ２とスレーブＣＰＵ３とＡＳＩＣ４との
間で送受信がなされている通常時は、シリアルインター
フェースブロック５からウォッチドックタイマブロック
６にＷＤ信号が出力されるため、ウォッチドックタイマ
ブロック６はＷＤ信号を受ける度にクリアされリセット
信号は出力しない。マスタＣＰＵ２又はスレーブＣＰＵ
３が暴走すると所定の時間ｔが経過しても送受信が行わ
れないため、シリアルインターフェースブロック５から
はＷＤ信号が出力されない。これにより、ウォッチドッ
クタイマブロック６は時間Ｔの経過時にタイムアップし
てリセット信号を出力する。したがって、このリセット
信号を受けたマスタＣＰＵ２とスレーブＣＰＵ３とがリ
セット状態に維持される。
ンサ８からの情報を監視し駆動系７の動作を制御する。 マスタＣＰＵ２とスレーブＣＰＵ３とはそれぞれシリア
ルインターフェースブロック５にてデータの送受信を行
う。また、マスタＣＰＵ２はセンサ８の情報を知るため
に所定の時間ｔ内にＡＳＩＣ４のデータを読む。ここで
、マスタＣＰＵ２とスレーブＣＰＵ３とＡＳＩＣ４との
間で送受信がなされている通常時は、シリアルインター
フェースブロック５からウォッチドックタイマブロック
６にＷＤ信号が出力されるため、ウォッチドックタイマ
ブロック６はＷＤ信号を受ける度にクリアされリセット
信号は出力しない。マスタＣＰＵ２又はスレーブＣＰＵ
３が暴走すると所定の時間ｔが経過しても送受信が行わ
れないため、シリアルインターフェースブロック５から
はＷＤ信号が出力されない。これにより、ウォッチドッ
クタイマブロック６は時間Ｔの経過時にタイムアップし
てリセット信号を出力する。したがって、このリセット
信号を受けたマスタＣＰＵ２とスレーブＣＰＵ３とがリ
セット状態に維持される。
【０００９】ここで、二つのＣＰＵ２，３はそれぞれ異
なる制御系の動作を制御するものであるが、このように
複数のＣＰＵ２，３を備えても、これらのＣＰＵ２，３
の暴走を共通のウォッチドックタイマブロック６により
監視することができ、したがって、コストダウンを図る
ことができる。
なる制御系の動作を制御するものであるが、このように
複数のＣＰＵ２，３を備えても、これらのＣＰＵ２，３
の暴走を共通のウォッチドックタイマブロック６により
監視することができ、したがって、コストダウンを図る
ことができる。
【００１０】
【発明の効果】本発明は、所定の時間ｔ内に互いにデー
タの送受信を行う複数のＣＰＵを含む制御回路を有する
電気機器において、前記ＣＰＵの間の通信信号が入力さ
れた時にクリアされ前記時間ｔより長い時間Ｔが経過し
た時にタイムアップするタイマを設け、このタイマの出
力により前記ＣＰＵをリセットするリセット手段を設け
たので、所定の時間ｔ内でＣＰＵ間の通信が行われてい
る通常時にはその通信信号によりタイマがクリアされ、
ＣＰＵが暴走した時にはタイマがクリアされないため時
間Ｔが経過した後にタイマの出力によりＣＰＵをリセッ
トすることができ、さらに、複数のＣＰＵを備えても、
それらのＣＰＵの暴走を一つのタイマで監視することが
できるため、コストダウンを図ることができる等の効果
を有する。
タの送受信を行う複数のＣＰＵを含む制御回路を有する
電気機器において、前記ＣＰＵの間の通信信号が入力さ
れた時にクリアされ前記時間ｔより長い時間Ｔが経過し
た時にタイムアップするタイマを設け、このタイマの出
力により前記ＣＰＵをリセットするリセット手段を設け
たので、所定の時間ｔ内でＣＰＵ間の通信が行われてい
る通常時にはその通信信号によりタイマがクリアされ、
ＣＰＵが暴走した時にはタイマがクリアされないため時
間Ｔが経過した後にタイマの出力によりＣＰＵをリセッ
トすることができ、さらに、複数のＣＰＵを備えても、
それらのＣＰＵの暴走を一つのタイマで監視することが
できるため、コストダウンを図ることができる等の効果
を有する。
【図１】本発明一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１ 制御回路
２，３ ＣＰＵ
６ タイマ
Claims (1)
- 【請求項１】 所定の時間ｔ内に互いにデータの送受
信を行う複数のＣＰＵを含む制御回路を有する電気機器
において、前記ＣＰＵの間の通信信号が入力された時に
クリアされ前記時間ｔより長い時間Ｔが経過した時にタ
イムアップするタイマを設け、このタイマの出力により
前記ＣＰＵをリセットするリセット手段を設けたことを
特徴とするＣＰＵ暴走監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9455291A JPH04324568A (ja) | 1991-04-25 | 1991-04-25 | Ｃｐｕ暴走監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9455291A JPH04324568A (ja) | 1991-04-25 | 1991-04-25 | Ｃｐｕ暴走監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324568A true JPH04324568A (ja) | 1992-11-13 |
Family
ID=14113482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9455291A Pending JPH04324568A (ja) | 1991-04-25 | 1991-04-25 | Ｃｐｕ暴走監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324568A (ja) |
-
1991
- 1991-04-25 JP JP9455291A patent/JPH04324568A/ja active Pending
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