JPH04101239A - 情報処理装置のデバッグ方式 - Google Patents
情報処理装置のデバッグ方式Info
- Publication number
- JPH04101239A JPH04101239A JP2219188A JP21918890A JPH04101239A JP H04101239 A JPH04101239 A JP H04101239A JP 2219188 A JP2219188 A JP 2219188A JP 21918890 A JP21918890 A JP 21918890A JP H04101239 A JPH04101239 A JP H04101239A
- Authority
- JP
- Japan
- Prior art keywords
- control information
- signal
- information area
- slave processor
- effective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000004040 coloring Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のデバッグ方式に関し、％ ニア
Ａｙチプロセッサ構成の情報処理装置のデバッグ方式
に関する。
Ａｙチプロセッサ構成の情報処理装置のデバッグ方式
に関する。
従来、マルチプロセッサ構成の情報処理装置のデバッグ
方式では、マスタプロセッサのみにデバッグ機器が接続
されているために、マスタプロセッサがデバッグ機器か
ら停止信号を受信しても、スレーブプロセッサは処理を
続行するようになっていた。
方式では、マスタプロセッサのみにデバッグ機器が接続
されているために、マスタプロセッサがデバッグ機器か
ら停止信号を受信しても、スレーブプロセッサは処理を
続行するようになっていた。
上述した従来の情報処理装置のデバッグ方式は、マスタ
プロセッサのみにデバッグ機器が接続されているために
、マスタプロセッサがデバッグ機器から停止信号を受信
しても、スレーブプロセッサは処理を続行され、停止信
号が出たときの情報がぬり替えられてしまうため、デバ
ッグに有効なデータを収集することができないという問
題点があった。
プロセッサのみにデバッグ機器が接続されているために
、マスタプロセッサがデバッグ機器から停止信号を受信
しても、スレーブプロセッサは処理を続行され、停止信
号が出たときの情報がぬり替えられてしまうため、デバ
ッグに有効なデータを収集することができないという問
題点があった。
本発明の目的は、デバ・ソゲ機器から停止信号を受信し
たときの制御情報がぬり替えられてしまうことがなく、
デバッグに有効なデータを収集することができる情報処
理装置のデバ・ソゲ方式を提供することにある。
たときの制御情報がぬり替えられてしまうことがなく、
デバッグに有効なデータを収集することができる情報処
理装置のデバ・ソゲ方式を提供することにある。
本発明の情報処理装置のデバ・ソゲ方式は、マスタプロ
セッサとスレーブプロセ・ンサとを含むマルチプロセッ
サ構成の情報処理装置のデノ＜・ソゲ方式において、前
記マスタプロセ・ソサが、（Ａ）接続されたデバ・ソゲ
機器からの停止信号を受信したとき、前記スレーブプロ
セ・ソサに対する最優先割込みレベルを設定し、最優先
割込みレベル信号を送出する最優先割込みレベル信号送
出手段、 を備え、前記スレーブプロセッサが、 （Ｂ）前記最優先割込みレベル信号を受信したとき、有
効制御情報をあらかじめ定められた有効情報域にコピー
する制御情報コピー手段、を備えている。
セッサとスレーブプロセ・ンサとを含むマルチプロセッ
サ構成の情報処理装置のデノ＜・ソゲ方式において、前
記マスタプロセ・ソサが、（Ａ）接続されたデバ・ソゲ
機器からの停止信号を受信したとき、前記スレーブプロ
セ・ソサに対する最優先割込みレベルを設定し、最優先
割込みレベル信号を送出する最優先割込みレベル信号送
出手段、 を備え、前記スレーブプロセッサが、 （Ｂ）前記最優先割込みレベル信号を受信したとき、有
効制御情報をあらかじめ定められた有効情報域にコピー
する制御情報コピー手段、を備えている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す情報処理装置のデバッグ方式は、接続され
たデバッグ機器３からの停止信号６を受信したとき、ス
レーブプロセッサ４に対する最優先割込みレベルを設定
し、最優先割込みレベル信号７を送出する最優先割込み
レベル信号送出手段を有するマスタプロセッサ１、最優
先割込みレベル信号７を受信して停止割込み信号８を出
力する割込みレベル設定回路２、最優先割込みレベル信
号７を受信したとき、有効制御情報をあらかじめ定めら
れた有効情報域にコピーする制御情報コピー手段を有し
たスレーブプロセッサ４、制御情報域９及び有効情報域
１０を有するメモリ５から構成されている。
たデバッグ機器３からの停止信号６を受信したとき、ス
レーブプロセッサ４に対する最優先割込みレベルを設定
し、最優先割込みレベル信号７を送出する最優先割込み
レベル信号送出手段を有するマスタプロセッサ１、最優
先割込みレベル信号７を受信して停止割込み信号８を出
力する割込みレベル設定回路２、最優先割込みレベル信
号７を受信したとき、有効制御情報をあらかじめ定めら
れた有効情報域にコピーする制御情報コピー手段を有し
たスレーブプロセッサ４、制御情報域９及び有効情報域
１０を有するメモリ５から構成されている。
次に、動作を説明する。
第１図において、マスタプロセッサ１及びスレーブプロ
セッサ４が走行中、マスタプロセッサ１は、接続される
デバッグ機器３から停止信号６を受信すると、最優先割
込みレベル信号送出手段により、最優先割込みレベル信
号７を出力し、これを割込みレベル設定回路２に送出す
る。
セッサ４が走行中、マスタプロセッサ１は、接続される
デバッグ機器３から停止信号６を受信すると、最優先割
込みレベル信号送出手段により、最優先割込みレベル信
号７を出力し、これを割込みレベル設定回路２に送出す
る。
また、スレーブプロセッサ４は、割込みレベル設定回路
２より最優先の処理レベルに設定された停止割込み信号
８を受信する。停止割込み信号８を受信したスレーブプ
ロセッサ４は、制御情報コピー手段により、直ちにメモ
リ５上で、制御情報域９から有効情報域１０へそれまで
の制御情報をコピーする。そして、コピー終了後、スレ
ーブプロセッサ４は、停止割込み信号８による処理を終
了し、それ以前の処理をひき続き実行する。
２より最優先の処理レベルに設定された停止割込み信号
８を受信する。停止割込み信号８を受信したスレーブプ
ロセッサ４は、制御情報コピー手段により、直ちにメモ
リ５上で、制御情報域９から有効情報域１０へそれまで
の制御情報をコピーする。そして、コピー終了後、スレ
ーブプロセッサ４は、停止割込み信号８による処理を終
了し、それ以前の処理をひき続き実行する。
従って、制御情報域９から有効情報域１０にコピーされ
た、停止信号が出たときの情報はぬり替えられることが
なく、この有効情報域１０にコピーされた制御情報から
デバッグに有効な制御情報を収集することができる。
た、停止信号が出たときの情報はぬり替えられることが
なく、この有効情報域１０にコピーされた制御情報から
デバッグに有効な制御情報を収集することができる。
以上説明したように、本発明は、デバッグ機器から停止
信号を受信したときに、制御情報域から制御情報を有効
情報域にコピーしておくことにより、停止信号が出たと
きの制御情報をぬり替えられずに確保でき、デバッグに
有効なデータを収集することができるという効果を有す
る。
信号を受信したときに、制御情報域から制御情報を有効
情報域にコピーしておくことにより、停止信号が出たと
きの制御情報をぬり替えられずに確保でき、デバッグに
有効なデータを収集することができるという効果を有す
る。
第１図は本発明の一実施例のブロック図である。
１・・・・・・マスタプロセッサ、２・・・・・・割込
みレベル設定回路、３・・・・・・デバッグ機器、４・
・・・・・スレーブプロセッサ、５・・・・・・メモリ
、６・・・・・・停止信号、７・・・・・・最優先割込
みレベル信号、８・・・・・・停止割込み信号、９・・
・・・・制御情報域、１０・・・・・・有効情報域。 代理人 弁理士 内 原 晋
みレベル設定回路、３・・・・・・デバッグ機器、４・
・・・・・スレーブプロセッサ、５・・・・・・メモリ
、６・・・・・・停止信号、７・・・・・・最優先割込
みレベル信号、８・・・・・・停止割込み信号、９・・
・・・・制御情報域、１０・・・・・・有効情報域。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 マスタプロセッサとスレーブプロセッサとを含むマルチ
プロセッサ構成の情報処理装置のデバッグ方式において
、前記マスタプロセッサが、（Ａ）接続されたデバッグ
機器からの停止信号を受信したとき、前記スレーブプロ
セッサに対する最優先割込みレベルを設定し、最優先割
込みレベル信号を送出する最優先割込みレベル信号送出
手段、 を備え、前記スレーブプロセッサが、 （Ｂ）前記最優先割込みレベル信号を受信したとき、有
効制御情報をあらかじめ定められた有効情報域にコピー
する制御情報コピー手段、を備えたことを特徴とする情
報処理装置のデバッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219188A JPH04101239A (ja) | 1990-08-21 | 1990-08-21 | 情報処理装置のデバッグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219188A JPH04101239A (ja) | 1990-08-21 | 1990-08-21 | 情報処理装置のデバッグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101239A true JPH04101239A (ja) | 1992-04-02 |
Family
ID=16731588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219188A Pending JPH04101239A (ja) | 1990-08-21 | 1990-08-21 | 情報処理装置のデバッグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137223A1 (ja) * | 2005-06-22 | 2006-12-28 | Nec Corporation | デバッグシステム、デバッグ方法、およびプログラム |
-
1990
- 1990-08-21 JP JP2219188A patent/JPH04101239A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137223A1 (ja) * | 2005-06-22 | 2006-12-28 | Nec Corporation | デバッグシステム、デバッグ方法、およびプログラム |
| JP5163120B2 (ja) * | 2005-06-22 | 2013-03-13 | 日本電気株式会社 | デバッグシステム、デバッグ方法、およびプログラム |
| US8589879B2 (en) | 2005-06-22 | 2013-11-19 | Nec Corporation | Debugging system, debugging method, and program |
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