JPS60128541A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS60128541A JPS60128541A JP58238106A JP23810683A JPS60128541A JP S60128541 A JPS60128541 A JP S60128541A JP 58238106 A JP58238106 A JP 58238106A JP 23810683 A JP23810683 A JP 23810683A JP S60128541 A JPS60128541 A JP S60128541A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- register
- program
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセンサのプログラムデバウグザ
ボート回路あるいはプログラム暴走検出回路に関するも
のである。
ボート回路あるいはプログラム暴走検出回路に関するも
のである。
従来例の構成とその問題点
近年、ＬＳＩ上に構成されるマイクロプロセッサは各種
機器のコントローラとして、数多く利用されている。
機器のコントローラとして、数多く利用されている。
マイクロプロセッサを応用する際に、プログラム開発支
援ツールとしてのプログラムデバソクサポートの重要度
は言うまでもない。又、マイクロプロセッサ応用機器の
高信頼性の面から、外乱ノイズ等によるマイクロプロセ
ッサの暴走を検出し、異常な動作を未然に防止すること
も大きな課題である。
援ツールとしてのプログラムデバソクサポートの重要度
は言うまでもない。又、マイクロプロセッサ応用機器の
高信頼性の面から、外乱ノイズ等によるマイクロプロセ
ッサの暴走を検出し、異常な動作を未然に防止すること
も大きな課題である。
従来のマイクロプロセッサにおいては、プログラム開発
支援機能としては、シングルステップ機能や、ブレイク
ポイント機能といわれる特定の番地の命令を実行したと
きに割込みを発生させる機能が具備されている程度であ
る。又マイクロプロセッサのプログラム実行時の暴走検
出機能として、ウオゾチドノグタイマ機能が内蔵されて
いるものもあるが、これらの機能で必ずしも十分なもの
とは言えなかった。
支援機能としては、シングルステップ機能や、ブレイク
ポイント機能といわれる特定の番地の命令を実行したと
きに割込みを発生させる機能が具備されている程度であ
る。又マイクロプロセッサのプログラム実行時の暴走検
出機能として、ウオゾチドノグタイマ機能が内蔵されて
いるものもあるが、これらの機能で必ずしも十分なもの
とは言えなかった。
発明の目的
本発明は上記従来の問題点を解消するもので、プログラ
ムカウンタ及びプログラム暴走噴出に対し有効な機能を
有するマイクロプロセツサを提供することを目的とする
。
ムカウンタ及びプログラム暴走噴出に対し有効な機能を
有するマイクロプロセツサを提供することを目的とする
。
発明の構成
本発明は、命令実行番地を示すプログラムカウンタと、
前記プログラムカウンタと同一ピノド長の比較レジスタ
及びマスクレジスタと、前記プロット出力に対し前記マ
スクレジスタによりマスクする回路と、前記マスク回路
出力の零を検出する回路とを有する構成となっており、
プログラム開発を容易とし、かつプログラム暴走検出を
可能とすることのできるものである。
前記プログラムカウンタと同一ピノド長の比較レジスタ
及びマスクレジスタと、前記プロット出力に対し前記マ
スクレジスタによりマスクする回路と、前記マスク回路
出力の零を検出する回路とを有する構成となっており、
プログラム開発を容易とし、かつプログラム暴走検出を
可能とすることのできるものである。
実施例の説明
第１図は本発明の実施例におけるマイクロプロセッサの
ブロック図を示すものである。第１図において、１は命
令実行番地を示すプログラムカウンタ、２及Ｑ：３はプ
ログラムによって設定可能々プログラムカウンタ１と同
一ビ・ント長の比較レジスタとマスクレジスタ、４はプ
ログラムカウンタ１と比較レジスタ２との各ビット毎の
ビット−数構出回路、５はビット−数構出回路４の出力
をマスクレジスタ３によってマスクするマスク回路、６
はマスク回路出力の零を検出する零検出回路、７はプロ
グラムによって七ノド、リセット可能な１ビツトの制御
フラグ、８は零検出回路６と制御フラグ７の出力信号を
入力とする排他的論理和ゲート、９は排他的論理和ゲー
ト８の出力信号であり、プロセッサの割込み要求信号の
一つとなる。
ブロック図を示すものである。第１図において、１は命
令実行番地を示すプログラムカウンタ、２及Ｑ：３はプ
ログラムによって設定可能々プログラムカウンタ１と同
一ビ・ント長の比較レジスタとマスクレジスタ、４はプ
ログラムカウンタ１と比較レジスタ２との各ビット毎の
ビット−数構出回路、５はビット−数構出回路４の出力
をマスクレジスタ３によってマスクするマスク回路、６
はマスク回路出力の零を検出する零検出回路、７はプロ
グラムによって七ノド、リセット可能な１ビツトの制御
フラグ、８は零検出回路６と制御フラグ７の出力信号を
入力とする排他的論理和ゲート、９は排他的論理和ゲー
ト８の出力信号であり、プロセッサの割込み要求信号の
一つとなる。
第２図は第を図におけるビ数構一致検出回路４、マスク
回路５、零検出回路６の１ビツト相当分の論理回路例を
示す論理図である。第２図の排他的論理和ゲ−）１０．
論理積ゲート１１、及び論理和ゲート１２はそれぞれ第
１図のビット−数構出回路４、マスク回路ら、及び非零
検出回路６に対応する。
回路５、零検出回路６の１ビツト相当分の論理回路例を
示す論理図である。第２図の排他的論理和ゲ−）１０．
論理積ゲート１１、及び論理和ゲート１２はそれぞれ第
１図のビット−数構出回路４、マスク回路ら、及び非零
検出回路６に対応する。
以上のように構成された本実施例のマイクロプロセ、す
について以下その動作を説明する。
について以下その動作を説明する。
プログラムカウンタ１と比較レジスタ２はビット−数構
出回路４によってビット毎の比較をされる。比較出力は
マスク回路５によりマスクレジスタ３によりマスクされ
る。マスク回路６の出力は零検出回路６によって零であ
ることを検出される。
出回路４によってビット毎の比較をされる。比較出力は
マスク回路５によりマスクレジスタ３によりマスクされ
る。マスク回路６の出力は零検出回路６によって零であ
ることを検出される。
零検出回路６の出力と制御フラグ７は排他的論理和ゲー
ト８に入力され出力信号９を割込み要求信号とする。す
なわち、プログラムカウンタ１と比較レジスタ２はマス
クレジスタ３の１１」 の部分を有効部分とし、比較一
致をとられ、制御フラグが「○」であれば一致した時、
制御フラグが「１」であれば一致しない時に割込み要求
信号が出力される。
ト８に入力され出力信号９を割込み要求信号とする。す
なわち、プログラムカウンタ１と比較レジスタ２はマス
クレジスタ３の１１」 の部分を有効部分とし、比較一
致をとられ、制御フラグが「○」であれば一致した時、
制御フラグが「１」であれば一致しない時に割込み要求
信号が出力される。
第３図はプログラムカウンタ１、比較ンジスタ２、マス
クレジスタ３がそれぞれ１０ビツトであるときの例を示
したものである。以下第３図により、各場合に分けて動
作説明をする。
クレジスタ３がそれぞれ１０ビツトであるときの例を示
したものである。以下第３図により、各場合に分けて動
作説明をする。
（イ） マスクレジスタが全て１の場合（、） 制御フ
ラグが０のとき プログラムカウンタ１と比較レジスタ２が全ビット一致
したときに割込み要求が出力される。このモードはいわ
ゆるブレイクポイントの機能である。
ラグが０のとき プログラムカウンタ１と比較レジスタ２が全ビット一致
したときに割込み要求が出力される。このモードはいわ
ゆるブレイクポイントの機能である。
０：）） 制御フラグが１のとき
プログラムカウンタ１と比較レジスタ２が一致しない時
に割込み要求を行なう。
に割込み要求を行なう。
（ロ） マスクレジスタが全て０の場合（ａ） 制御フ
ラグがＱのとき 比較レジスタ２の値如伺にかかわらず、割込み要求は出
力されない。
ラグがＱのとき 比較レジスタ２の値如伺にかかわらず、割込み要求は出
力されない。
（ｂ） 制御フラグが１のとき
比較レジスタ２の値如伺にかかわらず、割込み要求が出
力される。このモードはいわゆるシングルステップの機
能となる。
力される。このモードはいわゆるシングルステップの機
能となる。
（ハ） マスクレジスタの特定フィールドがＱである場
合 （ａ） 制御フラグＯのとき マスクレジスタ３のビットＯ〜５が０であれば、ＰＣ５
〜ＰＣ９と、ＣＲ５〜ＣＲ９が一致したとき割込み要求
が出力される。すなわち、プログラムカウンタ１が比較
レジスタ２に指定されるあるアドレス範囲にあるとき、
割込み要求が出力される。
合 （ａ） 制御フラグＯのとき マスクレジスタ３のビットＯ〜５が０であれば、ＰＣ５
〜ＰＣ９と、ＣＲ５〜ＣＲ９が一致したとき割込み要求
が出力される。すなわち、プログラムカウンタ１が比較
レジスタ２に指定されるあるアドレス範囲にあるとき、
割込み要求が出力される。
（ｂ） 制御フラグ１のとき
マスクレジスタ３のビットＯ〜５が０であれば、ＰＣ−
ＰＣと、ＣＲ５〜ＣＲ９が一致し５ ９ ないとき割込み要求が出力される。すなわち、プログラ
ムカウンタ１が比較レジスタ２に指定されるあるアドレ
ス範囲にないとき割込み要求が出力される。
ＰＣと、ＣＲ５〜ＣＲ９が一致し５ ９ ないとき割込み要求が出力される。すなわち、プログラ
ムカウンタ１が比較レジスタ２に指定されるあるアドレ
ス範囲にないとき割込み要求が出力される。
以上のように本実施例によれば、マスクレジスタ３を導
入することにより、プログラム開発時及びプログラム完
成後のプログラム実行時において、マイクロプロセッサ
は次に示す機能を有することになる。
入することにより、プログラム開発時及びプログラム完
成後のプログラム実行時において、マイクロプロセッサ
は次に示す機能を有することになる。
（１） プログラム開発時ではブレイクポイントの機能
、シングルステップの機能及び特定領域をアクセスした
ことを検出する機能を有する。
、シングルステップの機能及び特定領域をアクセスした
ことを検出する機能を有する。
し） プログラム完成後の実行時ではある処理ルーチン
実行中に、ハードウェアの障害によって、本来アクセス
すべき領域外をアクセスしたことを検出する機能を有す
る。
実行中に、ハードウェアの障害によって、本来アクセス
すべき領域外をアクセスしたことを検出する機能を有す
る。
発明の効果
以上のように本発明のマイクロプロセッサは比較１／ジ
スタ、マスクレジスタ、プログラムカウンタ、プログラ
ムカウンタと比較レジスタとの一数構出回路、一致検出
回路をマスクレジスタによりマスクする回路、マスク回
路出力の零を検出する回路を設けることにより、プログ
ラム開発時のサポート及びプログラム完成後の動作実行
時の暴走検出を可能とすることができ、その実用的効果
は大きい。
スタ、マスクレジスタ、プログラムカウンタ、プログラ
ムカウンタと比較レジスタとの一数構出回路、一致検出
回路をマスクレジスタによりマスクする回路、マスク回
路出力の零を検出する回路を設けることにより、プログ
ラム開発時のサポート及びプログラム完成後の動作実行
時の暴走検出を可能とすることができ、その実用的効果
は大きい。
第１図は本発明によるマイクロプロセッサのブロック図
、第２図は第１図における主要部の論理図、第３図は、
プログラムカウンタ、比較レジスタ、マスクレジスタの
具体例を示す図である。 １・・・・・プログラムカウンタ、２・・・・・比較レ
ジスタ、３ ・・マスクレジスタ、４ ・・ビット−数
構出回路、６ ・・マスク回路、６ ・・・零検出回路
。
、第２図は第１図における主要部の論理図、第３図は、
プログラムカウンタ、比較レジスタ、マスクレジスタの
具体例を示す図である。 １・・・・・プログラムカウンタ、２・・・・・比較レ
ジスタ、３ ・・マスクレジスタ、４ ・・ビット−数
構出回路、６ ・・マスク回路、６ ・・・零検出回路
。
Claims (1)
- 命令実行番地を示すプログラムカウンタと、前記プログ
ラムカウンタと同一ビット長の比較レジスタ及ヒマスク
レジスタと、前記プログラムカラ対し前記マスクレジス
タによりマスクする回路と、前記マスク回路出力の零を
検出する回路とを有するマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238106A JPS60128541A (ja) | 1983-12-16 | 1983-12-16 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238106A JPS60128541A (ja) | 1983-12-16 | 1983-12-16 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128541A true JPS60128541A (ja) | 1985-07-09 |
Family
ID=17025262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238106A Pending JPS60128541A (ja) | 1983-12-16 | 1983-12-16 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04367902A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| JPH05250215A (ja) * | 1991-11-11 | 1993-09-28 | Mitsubishi Electric Corp | デバッグサポート機能内蔵データ処理装置 |
-
1983
- 1983-12-16 JP JP58238106A patent/JPS60128541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04367902A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| JPH05250215A (ja) * | 1991-11-11 | 1993-09-28 | Mitsubishi Electric Corp | デバッグサポート機能内蔵データ処理装置 |
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