JPS63310031A - エラ−検出方式 - Google Patents
エラ−検出方式Info
- Publication number
- JPS63310031A JPS63310031A JP62145194A JP14519487A JPS63310031A JP S63310031 A JPS63310031 A JP S63310031A JP 62145194 A JP62145194 A JP 62145194A JP 14519487 A JP14519487 A JP 14519487A JP S63310031 A JPS63310031 A JP S63310031A
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- 238000001514 detection method Methods 0.000 title claims description 7
- 230000010365 information processing Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 abstract description 14
- 238000004891 communication Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置を構成するモジュール、すなわ
ちＣＰＵ （中央処理部）、ｌ０Ｐ（入出力制御部）
、ＭＥＭ （主記憶部）等の各モジュールのエラー検出
方式に関するものである。
ちＣＰＵ （中央処理部）、ｌ０Ｐ（入出力制御部）
、ＭＥＭ （主記憶部）等の各モジュールのエラー検出
方式に関するものである。
従来、情報処理装置を構成するＣＰＵ、ＩＯＰ。
ＭＥＭ等の各モジュールのエラー検出方式として、同一
モジュールを２重化し、１台のモジュールをマスタ、他
の１台のモジュールをスレーブとして指定し、マスタ指
定のモジュールの出力情報とスレーブ指定のモジュール
の出力情報を比較し、それによりエラーを検出する方式
が一限にとられている。
モジュールを２重化し、１台のモジュールをマスタ、他
の１台のモジュールをスレーブとして指定し、マスタ指
定のモジュールの出力情報とスレーブ指定のモジュール
の出力情報を比較し、それによりエラーを検出する方式
が一限にとられている。
従来のモジュールを２重化したエラー検出方式において
は、マスタとスレーブのモジュールは必ず、くくりつけ
となり、モジュールの実装に柔軟性が無いと言う欠点が
あった。
は、マスタとスレーブのモジュールは必ず、くくりつけ
となり、モジュールの実装に柔軟性が無いと言う欠点が
あった。
本発明の目的は、かかる欠点を克服し、モジュールの実
装位置に関係なく、２重化したモジュールのエラー検出
を可能とするエラー検出方式を提供することにある。
装位置に関係なく、２重化したモジュールのエラー検出
を可能とするエラー検出方式を提供することにある。
上記目的達成のため、本発明では、ＣＰＵ、１０Ｐ、Ｍ
ＥＭ等をそれぞれ構成するモジュールをそれぞれのバス
接続部を介してバスに接続することにより、前記モジュ
ール間を相互接続して成る情報処理装置において、前記
バス接続部は、モジュールＩＤを保持するモジュールＩ
Ｄレジスタと、モード表示レジスタと、前記モード表示
レジスタにおいてマスタが指定された場合、自モジュー
ルからのバス出力要求に対し、該自モジュールからの出
力情報に前記モジュールＩＤレジスタの内容を付加して
バスに出力する回路と、前記モード表示レジスタにおい
てスレーブが指定された場合、バスを監視し、バス上の
モジュールＩＤが自モジュールＩＤレジスタの内容と一
致し、かつ自モジュールからの出力情報とバス上の情報
が不一致の場合、同一のモジュールＩＤを有するモジュ
ールの中にエラーが存在するものとしてそのことを示す
信号を出力する回路と、を具備する。
ＥＭ等をそれぞれ構成するモジュールをそれぞれのバス
接続部を介してバスに接続することにより、前記モジュ
ール間を相互接続して成る情報処理装置において、前記
バス接続部は、モジュールＩＤを保持するモジュールＩ
Ｄレジスタと、モード表示レジスタと、前記モード表示
レジスタにおいてマスタが指定された場合、自モジュー
ルからのバス出力要求に対し、該自モジュールからの出
力情報に前記モジュールＩＤレジスタの内容を付加して
バスに出力する回路と、前記モード表示レジスタにおい
てスレーブが指定された場合、バスを監視し、バス上の
モジュールＩＤが自モジュールＩＤレジスタの内容と一
致し、かつ自モジュールからの出力情報とバス上の情報
が不一致の場合、同一のモジュールＩＤを有するモジュ
ールの中にエラーが存在するものとしてそのことを示す
信号を出力する回路と、を具備する。
２重化したモジュールにそれぞれ同一モジュールＩＤを
付与し、マスタ指定のモジュールは出力情報をバスに出
力する場合、モジュールＩＤを付与して出力し、スレー
ブ指定のモジュールは常にバスを監視し、バス上のモジ
ュールＩＤが自モジュールＩＤと一致した場合、バス上
の情報と自モジュールがバスに出力しようとしていた情
報を比較し、モジュールのエラー検出を行う。これによ
りモジュールの実装位置に関係なく、２重化したモジュ
ールのエラー検出が可能となる。
付与し、マスタ指定のモジュールは出力情報をバスに出
力する場合、モジュールＩＤを付与して出力し、スレー
ブ指定のモジュールは常にバスを監視し、バス上のモジ
ュールＩＤが自モジュールＩＤと一致した場合、バス上
の情報と自モジュールがバスに出力しようとしていた情
報を比較し、モジュールのエラー検出を行う。これによ
りモジュールの実装位置に関係なく、２重化したモジュ
ールのエラー検出が可能となる。
図は本発明の一実施例を示すブロック図である。
同図において、１，２．３はそれぞれＣＰＵ。
１０Ｐ、ＭＥＭ等を構成するモジュール、４，５゜６は
それぞれバス接続部、７は自モジュールがマスタかスレ
ーブかを指定するモード表示レジスタ、８はモジュール
ＩＤレジスタ、９．１０はそれぞれ比較回路であり、２
つの入力が一致した場合、出力をオンとする。１１はイ
ンバータ、１２，１３はアンドゲート、１４，１５．１
６はトライステートバッファである。１７はモジュール
間の通信情報をのせる情報バス、１８はモジュールＩＤ
をのせるモジュールＩＤバス、１９，２０．２１はそれ
ぞれモジュール１，２．３からバス接続部４．５．６に
バス出力要求を指示する信号線、２２．２３．２４はそ
れぞれモジュール１，２．３とバス接続部４．５．６と
の間でモジュール間の通信情報を授受する信号線、２５
はモード表示レジスタ７の内容をアンドゲート１２．１
３に与える信号線、２６はモジュールＩＤレジスタ８の
内容を比較回路９及びトライステートバッファ１６に与
える信号線、２７はインバータ１１の出力をトライステ
ートバッファ１４に与える信号線、２８はアンドゲート
１２の出力をトライステートバッファ１５．１６に与え
る信号線、２９は比較回路９の出力をアンドゲート１３
に与える信号線、３０は比較回路１０の出力をアンドゲ
ート１３に与える信号線、３１はエラーを検出した場合
オンとなる信号線である。
それぞれバス接続部、７は自モジュールがマスタかスレ
ーブかを指定するモード表示レジスタ、８はモジュール
ＩＤレジスタ、９．１０はそれぞれ比較回路であり、２
つの入力が一致した場合、出力をオンとする。１１はイ
ンバータ、１２，１３はアンドゲート、１４，１５．１
６はトライステートバッファである。１７はモジュール
間の通信情報をのせる情報バス、１８はモジュールＩＤ
をのせるモジュールＩＤバス、１９，２０．２１はそれ
ぞれモジュール１，２．３からバス接続部４．５．６に
バス出力要求を指示する信号線、２２．２３．２４はそ
れぞれモジュール１，２．３とバス接続部４．５．６と
の間でモジュール間の通信情報を授受する信号線、２５
はモード表示レジスタ７の内容をアンドゲート１２．１
３に与える信号線、２６はモジュールＩＤレジスタ８の
内容を比較回路９及びトライステートバッファ１６に与
える信号線、２７はインバータ１１の出力をトライステ
ートバッファ１４に与える信号線、２８はアンドゲート
１２の出力をトライステートバッファ１５．１６に与え
る信号線、２９は比較回路９の出力をアンドゲート１３
に与える信号線、３０は比較回路１０の出力をアンドゲ
ート１３に与える信号線、３１はエラーを検出した場合
オンとなる信号線である。
以下、図により本発明の実施例としてのエラー検出方式
について説明する。
について説明する。
まず、バス接続部４のモード表示レジスタ７をオン、す
なわち、モジュール１をマスタとした場合について説明
する。モジュール１が信号ｖＡ１９をオンとし、バス出
力要求を行うと、アントゲ−）１２の出力がオンとなり
トライステートバッファ１５．１６がオン、また、イン
バータ１１の出力がオフとなり、トライステートバッフ
ァ１４がオフとなる。従って、モジュール１から信号線
２２を介してバス接続部４に送られてきたモジュール間
の通信情報はトライステートバッファ１５を経由して情
報バス１７に出力される。また、モジュールＩＤレジス
タ８に設定されているモジュールＩＤが信号線２６、ト
ライステートバッファ１６を経由してモジュールＩＤバ
ス１８に出力される。
なわち、モジュール１をマスタとした場合について説明
する。モジュール１が信号ｖＡ１９をオンとし、バス出
力要求を行うと、アントゲ−）１２の出力がオンとなり
トライステートバッファ１５．１６がオン、また、イン
バータ１１の出力がオフとなり、トライステートバッフ
ァ１４がオフとなる。従って、モジュール１から信号線
２２を介してバス接続部４に送られてきたモジュール間
の通信情報はトライステートバッファ１５を経由して情
報バス１７に出力される。また、モジュールＩＤレジス
タ８に設定されているモジュールＩＤが信号線２６、ト
ライステートバッファ１６を経由してモジュールＩＤバ
ス１８に出力される。
このように、モジュール対応に付加されたバス接続部の
モード表示レジスタをマスタに指定することにより、モ
ジュールからの出力情報及びモジュールＩＤがバスに出
力され、バスに接続されている全てのモジュールに伝達
される。
モード表示レジスタをマスタに指定することにより、モ
ジュールからの出力情報及びモジュールＩＤがバスに出
力され、バスに接続されている全てのモジュールに伝達
される。
次に、バス接続部４のモード表示レジスタ７をオフ、す
なわち、モジュール１をスレーブ指定とした場合につい
て説明する。
なわち、モジュール１をスレーブ指定とした場合につい
て説明する。
モジュール１が信号線１９をオンとし、バス出力要求を
行っても、モード表示レジスタ７がオフのため、アンド
ゲート１２はオフとなり、トライステートバッファ１５
．１６はオフとなる。従って、モジュール１から信号線
２２を介してバス接続部４に送られてきたモジュール間
の通信情報及びモジュールＩＤレジスタ８に設定されて
いるモジュールＩＤは、それぞれ情報バス１７及びモジ
ュールＩＤバス１８に出力されるこ−とはない。バス接
続部４では常に、比較回路９により、モジュールＩＤレ
ジスタ８とモジュールＩＤバス１８上の内容が一致する
か否か、また、比較回路１０により、モジュール１から
信号線２２を介してバス接続部４に与えられるモジュー
ル間の通信情報と情報バス１７上の内容が一致するか否
かのチェックを行っており、比較回路９の出力がオン（
すなわち、モジュールＩＤレジスタ７の内容とモジュー
ルＩＤバス１８上の内容が一致）かつ、比較回路１０の
出力がオフ（すなわち、モジュール１から信号線２２を
介してバス接続部４に与えられるモジュール間の通信情
報と情報バス１７上の内容が不一致）の場合、モジュー
ル表示レジスタ７がオフのため、アンドゲート１３がオ
ンとなり、エラーを検出する。
行っても、モード表示レジスタ７がオフのため、アンド
ゲート１２はオフとなり、トライステートバッファ１５
．１６はオフとなる。従って、モジュール１から信号線
２２を介してバス接続部４に送られてきたモジュール間
の通信情報及びモジュールＩＤレジスタ８に設定されて
いるモジュールＩＤは、それぞれ情報バス１７及びモジ
ュールＩＤバス１８に出力されるこ−とはない。バス接
続部４では常に、比較回路９により、モジュールＩＤレ
ジスタ８とモジュールＩＤバス１８上の内容が一致する
か否か、また、比較回路１０により、モジュール１から
信号線２２を介してバス接続部４に与えられるモジュー
ル間の通信情報と情報バス１７上の内容が一致するか否
かのチェックを行っており、比較回路９の出力がオン（
すなわち、モジュールＩＤレジスタ７の内容とモジュー
ルＩＤバス１８上の内容が一致）かつ、比較回路１０の
出力がオフ（すなわち、モジュール１から信号線２２を
介してバス接続部４に与えられるモジュール間の通信情
報と情報バス１７上の内容が不一致）の場合、モジュー
ル表示レジスタ７がオフのため、アンドゲート１３がオ
ンとなり、エラーを検出する。
図において、モード表示レジスタ、モジュールＩＤレジ
スタに設定する値は、情報バス、モジュールＩＤバスに
接続しているどのモジュール間で相互にエラーチェック
を行わせるかにより決定すればよい。たとえば、モジュ
ール１とモジュール２を２Ｍ（化し、その出力をチェッ
クしてエラー検出を行わせようとした場合、バス接続部
４のモード表示レジスタ７に“１″ （マスタ）、バス
接続部５のモード表示レジスタ６０″ （スレーブ）を
設定する。また、バス接続部４とバス接続部５のモジュ
ールＩＤレジスタに同一のＩＤ（Ｌかし、モジュール１
、モジュール２以外のモジュールでは、このモジュール
ＩＤを使用不可）を設定する。
スタに設定する値は、情報バス、モジュールＩＤバスに
接続しているどのモジュール間で相互にエラーチェック
を行わせるかにより決定すればよい。たとえば、モジュ
ール１とモジュール２を２Ｍ（化し、その出力をチェッ
クしてエラー検出を行わせようとした場合、バス接続部
４のモード表示レジスタ７に“１″ （マスタ）、バス
接続部５のモード表示レジスタ６０″ （スレーブ）を
設定する。また、バス接続部４とバス接続部５のモジュ
ールＩＤレジスタに同一のＩＤ（Ｌかし、モジュール１
、モジュール２以外のモジュールでは、このモジュール
ＩＤを使用不可）を設定する。
以上説明したように、本発明によれば、たとえば、２台
のＣＰＵモジュールのうち、１台をマスタ指定にし、他
方の１台をスレーブ指定とし、両方のＣＰＵのモジュー
ルＩＤを同一とすることにより、２台のＣＰＵがバス上
のどの位置に実装されようとも、エラーチェックを行う
ことが可能となる。
のＣＰＵモジュールのうち、１台をマスタ指定にし、他
方の１台をスレーブ指定とし、両方のＣＰＵのモジュー
ルＩＤを同一とすることにより、２台のＣＰＵがバス上
のどの位置に実装されようとも、エラーチェックを行う
ことが可能となる。
図は本発明の一実施例を示すブロック図である。
符号の説明
１、 ２． ３−・・モジュール、４． ５．６・・・
バス接続部、７・・・モード表示レジスタ、８・・・モ
ジュールＩＤレジスタ、９，１０・・・比較回路、１１
・・・インバータ、１２．１３・・・アンドゲート、１
４，１５゜１６・・・トライステートバッファ。
バス接続部、７・・・モード表示レジスタ、８・・・モ
ジュールＩＤレジスタ、９，１０・・・比較回路、１１
・・・インバータ、１２．１３・・・アンドゲート、１
４，１５゜１６・・・トライステートバッファ。
Claims (1)
- 【特許請求の範囲】 １）中央処理部（ＣＰＵ）、入出力制御部（ＩＯＰ）、
主記憶部（ＭＥＭ）等をそれぞれ構成するモジュールを
それぞれのバス接続部を介してバスに接続することによ
り、前記モジュール間を相互接続して成る情報処理装置
において、 前記バス接続部は、モジュールを他のモジュールと識別
するためのモジュールＩＤを保持するモジュールＩＤレ
ジスタと、自モジュールがマスタかスレーブかを指定す
るモード表示レジスタと、前記モード表示レジスタにお
いてマスタが指定された場合、自モジュールからのバス
出力要求に対し、該自モジュールからの出力情報に前記
モジュールＩＤレジスタの内容を付加してバスに出力す
る回路と、前記モード表示レジスタにおいてスレーブが
指定された場合、バスを監視し、バス上のモジュールＩ
Ｄが自モジュールＩＤレジスタの内容と一致し、かつ自
モジュールからの出力情報とバス上の情報が不一致の場
合、同一のモジュールＩＤを有するモジュールの中にエ
ラーが存在するものとしてそのことを示す信号を出力す
る回路と、を具備することを特徴とするエラー検出方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145194A JPH07104795B2 (ja) | 1987-06-12 | 1987-06-12 | エラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145194A JPH07104795B2 (ja) | 1987-06-12 | 1987-06-12 | エラ−検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310031A true JPS63310031A (ja) | 1988-12-19 |
| JPH07104795B2 JPH07104795B2 (ja) | 1995-11-13 |
Family
ID=15379599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145194A Expired - Fee Related JPH07104795B2 (ja) | 1987-06-12 | 1987-06-12 | エラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104795B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299043A (ja) * | 1989-05-12 | 1990-12-11 | Nec Corp | 二重書データチェック装置 |
| US5640508A (en) * | 1993-10-29 | 1997-06-17 | Hitachi, Ltd. | Fault detecting apparatus for a microprocessor system |
| JPH1165868A (ja) * | 1997-08-26 | 1999-03-09 | Nec Corp | 冗長化起動方式 |
-
1987
- 1987-06-12 JP JP62145194A patent/JPH07104795B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299043A (ja) * | 1989-05-12 | 1990-12-11 | Nec Corp | 二重書データチェック装置 |
| US5640508A (en) * | 1993-10-29 | 1997-06-17 | Hitachi, Ltd. | Fault detecting apparatus for a microprocessor system |
| JPH1165868A (ja) * | 1997-08-26 | 1999-03-09 | Nec Corp | 冗長化起動方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104795B2 (ja) | 1995-11-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |