JPH06175975A - シリアル通信装置 - Google Patents
シリアル通信装置Info
- Publication number
- JPH06175975A JPH06175975A JP32414892A JP32414892A JPH06175975A JP H06175975 A JPH06175975 A JP H06175975A JP 32414892 A JP32414892 A JP 32414892A JP 32414892 A JP32414892 A JP 32414892A JP H06175975 A JPH06175975 A JP H06175975A
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- JP
- Japan
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- bus
- cpu
- data
- line
- interrupt request
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- Pending
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 一のマスタによるデータ通信が終了し、他の
マスタによるクロックライン，データライン使用が可能
であることをＣＰＵ割り込み要求信号にてＣＰＵに伝え
ることでクロックライン，データラインの使用の可否を
容易に認識可能とする。 【構成】 クロックライン７，データライン８がフリー
になったことを検出するストップコンディション検出回
路と、ストップコンディション検出をＣＰＵ１に伝達す
るＣＰＵ割り込み要求信号を発生させるＣＰＵ割り込み
要求信号発生回路９を備える。
マスタによるクロックライン，データライン使用が可能
であることをＣＰＵ割り込み要求信号にてＣＰＵに伝え
ることでクロックライン，データラインの使用の可否を
容易に認識可能とする。 【構成】 クロックライン７，データライン８がフリー
になったことを検出するストップコンディション検出回
路と、ストップコンディション検出をＣＰＵ１に伝達す
るＣＰＵ割り込み要求信号を発生させるＣＰＵ割り込み
要求信号発生回路９を備える。
Description
【０００１】
【産業上の利用分野】本発明は複数デバイス間のデータ
通信をバスラインを通じて行うシリアル通信装置に関す
るものである。
通信をバスラインを通じて行うシリアル通信装置に関す
るものである。
【０００２】
【従来の技術】図２は従来のマルチマスタのバス方式を
備えたシリアル通信装置を構成する一のデバイスを示す
ブロック図である。図２において、１はＣＰＵ( 中央処
理装置) 、２はインターアイシーバス（INTER IC BUS以
下Ｉ2 Ｃ−バスと称す）回路、３はデバイス内データバ
スを示している。
備えたシリアル通信装置を構成する一のデバイスを示す
ブロック図である。図２において、１はＣＰＵ( 中央処
理装置) 、２はインターアイシーバス（INTER IC BUS以
下Ｉ2 Ｃ−バスと称す）回路、３はデバイス内データバ
スを示している。
【０００３】ＣＰＵ１とＩ2 Ｃ−バスとの間はデータバ
ス３を通じてデータの送受が行われ、またデバイス間の
データ通信はＩ2 Ｃ−バスを通じて行なわれる。Ｉ2 Ｃ
−バス２はストップコンディション検出回路４、バス・
ビジィ(Bus−busy) フラグ５及び他の制御回路６を備え
ており、クロックを伝達するクロックライン７、アドレ
スデータ，制御データを伝達するデータライン８は複数
のデバイス間に接続されている。
ス３を通じてデータの送受が行われ、またデバイス間の
データ通信はＩ2 Ｃ−バスを通じて行なわれる。Ｉ2 Ｃ
−バス２はストップコンディション検出回路４、バス・
ビジィ(Bus−busy) フラグ５及び他の制御回路６を備え
ており、クロックを伝達するクロックライン７、アドレ
スデータ，制御データを伝達するデータライン８は複数
のデバイス間に接続されている。
【０００４】前記ストップコンディション検出回路４は
クロックライン７が、例えば「Ｈ」レベルにある時にデ
ータライン８が「Ｌ」レベルから「Ｈ」レベルに変化し
たこと、即ちストップコンディションを検出する。また
バス・ビジィフラグ５はクロックライン７，データライ
ン８が他のデバイスにより使用されているか否かを判定
し、他のデバイスで使用されている時は使用不可能な状
態、即ちバス・ビジィ(Bus−busy) 状態を示す。
クロックライン７が、例えば「Ｈ」レベルにある時にデ
ータライン８が「Ｌ」レベルから「Ｈ」レベルに変化し
たこと、即ちストップコンディションを検出する。また
バス・ビジィフラグ５はクロックライン７，データライ
ン８が他のデバイスにより使用されているか否かを判定
し、他のデバイスで使用されている時は使用不可能な状
態、即ちバス・ビジィ(Bus−busy) 状態を示す。
【０００５】次に従来装置の動作について説明する。い
まあるデバイスがマスタ（通信に際してクロックを発生
させるデバイス）となり、指定するアドレスを持つスレ
ーブ（マスタが発生したクロックを介してデータ通信を
行うデバイス）側のデバイスとデータ通信を行う際に、
マスタはクロックライン７，データライン８が通信を行
える状態、所謂フリー状態にあるか否かを認識するため
に、ＣＰＵ１にて常にバス・ビジィフラグ５の読み出し
を行う。他のマスタによりクロックライン７，データラ
イン８が使用されている、所謂バス・ビジィ状態の時は
ＣＰＵ１がバス・ビジィフラグ５からクロックライン
７，データライン８が現在使用不可能であることを認識
する。
まあるデバイスがマスタ（通信に際してクロックを発生
させるデバイス）となり、指定するアドレスを持つスレ
ーブ（マスタが発生したクロックを介してデータ通信を
行うデバイス）側のデバイスとデータ通信を行う際に、
マスタはクロックライン７，データライン８が通信を行
える状態、所謂フリー状態にあるか否かを認識するため
に、ＣＰＵ１にて常にバス・ビジィフラグ５の読み出し
を行う。他のマスタによりクロックライン７，データラ
イン８が使用されている、所謂バス・ビジィ状態の時は
ＣＰＵ１がバス・ビジィフラグ５からクロックライン
７，データライン８が現在使用不可能であることを認識
する。
【０００６】そして他のマスタによるクロックライン
７，データライン８の使用が終了すると、マスタ以外の
全てのスレーブ側は夫々のデバイスにおけるストップコ
ンディション検出回路４にてマスタのデバイスがデータ
通信の終了時に発するデータ通信終了信号、即ちクロッ
クライン７が「Ｈ」レベルにある状態でデータライン８
が「Ｌ」レベルから「Ｈ」レベルに変化する信号の組合
せであるストップコンディションを検出し、バス・ビジ
ィフラグ５を「Ｈ」レベルから「Ｌ」レベルに変化させ
る。ＣＰＵ１がバス・ビジィフラグ５を読み出し、バス
・ビジィフラグ５が「Ｌ」レベルにあるとクロックライ
ン７，データライン８からなるバスラインがフリー状態
で使用可能であることを認識すると、このデバイスがマ
スタとなり指定アドレスを持つスレーブ側と通信を行う
ための処理を行う。
７，データライン８の使用が終了すると、マスタ以外の
全てのスレーブ側は夫々のデバイスにおけるストップコ
ンディション検出回路４にてマスタのデバイスがデータ
通信の終了時に発するデータ通信終了信号、即ちクロッ
クライン７が「Ｈ」レベルにある状態でデータライン８
が「Ｌ」レベルから「Ｈ」レベルに変化する信号の組合
せであるストップコンディションを検出し、バス・ビジ
ィフラグ５を「Ｈ」レベルから「Ｌ」レベルに変化させ
る。ＣＰＵ１がバス・ビジィフラグ５を読み出し、バス
・ビジィフラグ５が「Ｌ」レベルにあるとクロックライ
ン７，データライン８からなるバスラインがフリー状態
で使用可能であることを認識すると、このデバイスがマ
スタとなり指定アドレスを持つスレーブ側と通信を行う
ための処理を行う。
【０００７】
【発明が解決しようとする課題】従来のシリアル通信装
置は以上のように構成されているので、バスラインがフ
リー状態であるデバイスがマスタとして通信を行うこと
が可能か否かを判定するために当該デバイスのＣＰＵ１
は常にバス・ビジィフラグ５を読み込み、バスラインの
状態を認識する必要があり、またそのためにソフトウェ
ア効率が悪くなるという問題があった。
置は以上のように構成されているので、バスラインがフ
リー状態であるデバイスがマスタとして通信を行うこと
が可能か否かを判定するために当該デバイスのＣＰＵ１
は常にバス・ビジィフラグ５を読み込み、バスラインの
状態を認識する必要があり、またそのためにソフトウェ
ア効率が悪くなるという問題があった。
【０００８】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところはＣＰＵがバス・ビジィ
フラグを常に読み込みを行う必要がなく、バスラインの
状態を認識可能としたシリアル通信装置を提供すること
を目的とする。
あって、その目的とするところはＣＰＵがバス・ビジィ
フラグを常に読み込みを行う必要がなく、バスラインの
状態を認識可能としたシリアル通信装置を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明に係るシリアル通
信装置は、クロックラインとデータラインとにより複数
のデバイス間で、アドレスデータ，制御データを伝送す
るシリアル通信装置において、スレーブ側デバイスがク
ロックライン，データラインを通じてマスタデバイスが
発するデータ通信終了信号を検出する手段と、該検出手
段の検出信号に基づいてＣＰＵ割り込み要求信号を発生
させ、これを前記ＣＰＵに伝送する手段とを備えたこと
を特徴とする。
信装置は、クロックラインとデータラインとにより複数
のデバイス間で、アドレスデータ，制御データを伝送す
るシリアル通信装置において、スレーブ側デバイスがク
ロックライン，データラインを通じてマスタデバイスが
発するデータ通信終了信号を検出する手段と、該検出手
段の検出信号に基づいてＣＰＵ割り込み要求信号を発生
させ、これを前記ＣＰＵに伝送する手段とを備えたこと
を特徴とする。
【００１０】
【作用】本発明にあっては、ＣＰＵ割り込み信号でＣＰ
Ｕにバスラインの状態を認識させることが可能となり、
ＣＰＵが常にバス・ビジィフラグを読み込む必要がな
く、それだけソフトウェア効率も高め得る。
Ｕにバスラインの状態を認識させることが可能となり、
ＣＰＵが常にバス・ビジィフラグを読み込む必要がな
く、それだけソフトウェア効率も高め得る。
【００１１】
【実施例】以下本発明をその実施例を示す図面に基づき
説明する。図２は本発明に係るマルチマスタのバス方式
を備えたシリアル通信装置を示すブロック図である。図
１において１はＣＰＵ( 中央処理装置) 、２はインター
アイシーバス（INTER IC BUS以下Ｉ2 Ｃ−バスと称す）
回路、３はデバイス内データバスを示している。
説明する。図２は本発明に係るマルチマスタのバス方式
を備えたシリアル通信装置を示すブロック図である。図
１において１はＣＰＵ( 中央処理装置) 、２はインター
アイシーバス（INTER IC BUS以下Ｉ2 Ｃ−バスと称す）
回路、３はデバイス内データバスを示している。
【００１２】１のデバイス内におけるＣＰＵ１とＩ2 Ｃ
−バスとの間はデータバス３を通じてデータの送受が行
われ、またデバイス間のデータ通信はＩ2 Ｃ−バスを通
じて行なわれる。Ｉ2 Ｃ−バス２はストップコンディシ
ョン検出回路４、バス・ビジィ(Bus−busy) フラグ５及
び他の制御回路６を備えており、クロックを伝達するク
ロックライン７、アドレスデータ，制御データを伝達す
るデータライン８は複数のデバイスにわたって接続され
ている。
−バスとの間はデータバス３を通じてデータの送受が行
われ、またデバイス間のデータ通信はＩ2 Ｃ−バスを通
じて行なわれる。Ｉ2 Ｃ−バス２はストップコンディシ
ョン検出回路４、バス・ビジィ(Bus−busy) フラグ５及
び他の制御回路６を備えており、クロックを伝達するク
ロックライン７、アドレスデータ，制御データを伝達す
るデータライン８は複数のデバイスにわたって接続され
ている。
【００１３】前記ストップコンディション検出回路４は
クロックライン７が例えば「Ｈ」レベルにある時にデー
タライン８が「Ｌ」レベルから「Ｈ」レベルに変化した
こと、即ちストップコンディションを検出する。またバ
ス・ビジィフラグ５はクロックライン７，データライン
８が他のデバイスにより使用されているか否かを判定
し、他のデバイスで使用されている時は使用不可能な状
態、即ちバス・ビジィ(Bus−busy) 状態を示す。そして
本発明に係るシリアル通信装置にあってはＩ2 Ｃ−バス
回路２内にストップコンディションを検出したことをＣ
ＰＵ１に伝える割り込み要求信号を発生させるＣＰＵ割
り込み要求信号発生回路９を備えている。
クロックライン７が例えば「Ｈ」レベルにある時にデー
タライン８が「Ｌ」レベルから「Ｈ」レベルに変化した
こと、即ちストップコンディションを検出する。またバ
ス・ビジィフラグ５はクロックライン７，データライン
８が他のデバイスにより使用されているか否かを判定
し、他のデバイスで使用されている時は使用不可能な状
態、即ちバス・ビジィ(Bus−busy) 状態を示す。そして
本発明に係るシリアル通信装置にあってはＩ2 Ｃ−バス
回路２内にストップコンディションを検出したことをＣ
ＰＵ１に伝える割り込み要求信号を発生させるＣＰＵ割
り込み要求信号発生回路９を備えている。
【００１４】次に、本発明の動作について説明する。従
来技術と同様に、いまあるデバイスがマスタとなり、指
定アドレスを持つスレーブ側のデバイスとデータ通信を
行っている状態ではマスタのデバイスからはクロックラ
イン７，データライン８から入力される信号がストップ
コンディションを満足しないから、ストップコンディシ
ョン検出回路４からストップコンディション検出信号が
出力されず、バス・ビジィフラグ５は「Ｈ」レベルにあ
り、またＣＰＵ割り込み要求信号発生回路９からはＣＰ
Ｕ割り込み要求信号が発せられない。
来技術と同様に、いまあるデバイスがマスタとなり、指
定アドレスを持つスレーブ側のデバイスとデータ通信を
行っている状態ではマスタのデバイスからはクロックラ
イン７，データライン８から入力される信号がストップ
コンディションを満足しないから、ストップコンディシ
ョン検出回路４からストップコンディション検出信号が
出力されず、バス・ビジィフラグ５は「Ｈ」レベルにあ
り、またＣＰＵ割り込み要求信号発生回路９からはＣＰ
Ｕ割り込み要求信号が発せられない。
【００１５】他のマスタによるデータ通信が終了し、ス
トップコンディション検出回路４がストップコンディシ
ョン、即ちクロックライン７が「Ｈ」レベルの状態でデ
ータライン８が「Ｌ」レベルから「Ｈ」レベルに変化す
ると、これを検出したストップコンディション検出回路
４からのデータ通信終了信号に基づきバス・ビジィフラ
グ５が「Ｈ」レベルから「Ｌ」レベルに変化すると共
に、ＣＰＵ割り込み要求信号発生回路９はＣＰＵ割り込
み要求信号を発生させる。この割り込み要求信号を受け
取ったＣＰＵ１はバスラインがフリー状態にあり、自分
自身のデバイスがマスタとして通信が行えることを認識
する。次に自分自身がマスタとして通信を行うための処
理を行う。
トップコンディション検出回路４がストップコンディシ
ョン、即ちクロックライン７が「Ｈ」レベルの状態でデ
ータライン８が「Ｌ」レベルから「Ｈ」レベルに変化す
ると、これを検出したストップコンディション検出回路
４からのデータ通信終了信号に基づきバス・ビジィフラ
グ５が「Ｈ」レベルから「Ｌ」レベルに変化すると共
に、ＣＰＵ割り込み要求信号発生回路９はＣＰＵ割り込
み要求信号を発生させる。この割り込み要求信号を受け
取ったＣＰＵ１はバスラインがフリー状態にあり、自分
自身のデバイスがマスタとして通信が行えることを認識
する。次に自分自身がマスタとして通信を行うための処
理を行う。
【００１６】本発明にあってはＣＰＵ割り込み要求信号
によりバスラインがフリー状態でこのデバイスにより使
用可能であるか否かを認識することができるため、常に
バス・ビジィフラグ５をＣＰＵ１が読み出す必要がな
く、ＣＰＵ１の処理効率、ソフトウェア効率が向上す
る。
によりバスラインがフリー状態でこのデバイスにより使
用可能であるか否かを認識することができるため、常に
バス・ビジィフラグ５をＣＰＵ１が読み出す必要がな
く、ＣＰＵ１の処理効率、ソフトウェア効率が向上す
る。
【００１７】
【発明の効果】以上のように本発明によれば、データ通
信を行う少なくとも１つのデバイスはバスラインが使用
可能か否かをＣＰＵ割り込み要求信号によってＣＰＵに
認識させるように構成してあるから、ＣＰＵの処理効率
が高まり、またソフトウェア効率も向上する等本発明は
優れた効果を奏するものである。
信を行う少なくとも１つのデバイスはバスラインが使用
可能か否かをＣＰＵ割り込み要求信号によってＣＰＵに
認識させるように構成してあるから、ＣＰＵの処理効率
が高まり、またソフトウェア効率も向上する等本発明は
優れた効果を奏するものである。
【図１】本発明に係るシリアル通信装置を示すブロック
図である。
図である。
【図２】従来のシリアル通信装置を示すブロック図であ
る。
る。
１ ＣＰＵ ２ Ｉ2 Ｃ−バス回路 ３ データバス ４ ストップコンディション検出回路 ５ バス・ビジィフラグ ６ 他の制御回路 ７ クロックライン ８ データライン ９ ＣＰＵ割り込み要求信号発生回路
Claims (1)
- 【請求項１】 クロックラインとデータラインとにより
複数のデバイス間で、アドレスデータ，制御データを伝
送するシリアル通信装置において、少なくとも一つのデ
バイスに、ＣＰＵと、クロックライン，データラインを
通じて各デバイス夫々が発するデータ通信終了信号を検
出する手段と、該検出手段の検出信号に基づいてＣＰＵ
割り込み要求信号を発生させ、これを前記ＣＰＵに伝送
する手段とを備えたことを特徴とするシリアル通信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32414892A JPH06175975A (ja) | 1992-12-03 | 1992-12-03 | シリアル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32414892A JPH06175975A (ja) | 1992-12-03 | 1992-12-03 | シリアル通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175975A true JPH06175975A (ja) | 1994-06-24 |
Family
ID=18162673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32414892A Pending JPH06175975A (ja) | 1992-12-03 | 1992-12-03 | シリアル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175975A (ja) |
-
1992
- 1992-12-03 JP JP32414892A patent/JPH06175975A/ja active Pending
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