KR970007600B1 - 현장 가공형 반도체(fpga) 구조 - Google Patents

Abstract

내용없음.

Description

현장 가공형 반도체(FPGA) 구조

제1도는 종래의 대칭형 구조를 나타낸 도면.

제2도는 본 발명에 따른 혼합형 구조를 나타낸 도면.

제3도는 본 발명의 상세 연결 구성 예시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 로직블럭(logic block) 2 : 입출력 블럭

3 : 스위칭 소자 4 : 수평라우팅 채널

5 : 수직라우팅 채널 6 : 매크로셀

7 : 버스

본 발명은 현장 가공형 반도체(Field Programmable Gate Array)원판의 구조에 관한 것으로서, 더 구체적으로는 매크로셀과 버스 구조를 사용하여 설계함으로써 빠른 속도와 많은 데이터 처리 시스템에 적합하도록 한 원판구조에 관한 것이다.

종래의 현장 가공형 반도체 구조는, 제1도와 같이 대칭형 구조로서, 입출력 블럭(2)내에 조합 논리 회로(combination logic)인 각 로직블럭(1)이 다른 로직블럭들과 수평라우팅 채널(4) 및 수직라우팅 채널(5)이 교차되는 위치에서 스위칭 소자(3)에 의해 연결되는 구조를 이룸으로써 스위칭 소자(3)의 고유 저항값과 기생용량으로 인해 회로의 스피드 특성이 저하되는 문제점을 가지고 있다.

또한, 정보통신용 시스템에서 많이 사용되는 회로는 FIFO(first-in-first-out)나 산술연산 등과 같은 데이터 처리용 로직으로 주로 구성되었다.

종래의 방식에 의해 많은 양의 데이터를 저장할 수 있는 메모리나 선입선출(FIFO)를 하나의 시스템으로 설계하면 로직블럭(1)과 FIFO(도시되지 않음)사이에 스위칭 소자(3)로 인한 속도의 저하가 발생된다.

이러한 문제로 인하여 종래에는 현장 가공형 반도체의 설계에 있어서 메모리의 크기가 너무 크기 때문에 하나의 칩으로 구현하기가 불가능한 문제가 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위해, 많은 데이터와 빠른 속도를 원하는 시스템에 적합하도록 하여 종래의 현장 가공형 반도체 구조보다 속도를 향상시키고, 칩 비용면에서 절감하기 위한 현장 가공형 반도체 구조를 제공하는데 그 목적이 있다.

이제부터, 첨부된 제2도와 제3도를 참조하면서 본 발명에 대해 상세히 설명한다.

제2도는 본 발명에 따른 현장가공형 반도체(FPGA)의 구조를 나타낸 것이다.

이와 같은 본 발명의 구조는, 이에 도시된 바와 같이, 입출력 블럭(2)내에 데이터를 저장하는 수단인 매크로셀(6)과 로직블럭(1)들 사이를 버스(7)에 의해 연결한 하나의 칩으로 구성된 혼합형 구조이다.

제3도는 상기 제2도에 대한 상세 연결 구성에 따른 예시도이다.

그 구성은, 로직블럭(1)들이 인버터, 노어(NOR), 익스클루시브 오어(XOR), 앤드(AND), 앤드 오버 인버터(AOI) 등으로 구성되고, 로직블럭(1)들간의 연결은 종래와 동일하나 매크로셀(6)의 내부에는 메모리나 FIFO와 같이 데이터를 기억하는 기억수단이 내장되며, 로직블럭(1)들과 매크로셀(6)은 버스(7)에 의해 연결된다.

이와 같은 버스(7)는, 제3도에 도시된 바와 같이, 입출력 블럭(2)내에 위치하여 상기 로직블럭(1)과 매크로셀(6)을 연결하는 것으로서, 그 연결방법의 일예로서, 로직블럭(1)의 하나인 인버터(NOT)와 매크로셀(6)을 예를 들면 다음과 같다.

제3도에서와 같이, 매크로셀(6)과 연결되는 세로축 방향의 버스(7, 8비트)는 로직블럭(1)의 퓨징 입력과 연결되고, 가로축 방향의 버스(7, 16비트)는 로직블럭(1)의 퓨징 출력과 연결된다. 여기서, 교차되는 부분("+")은 퓨징으로 두 버스가 연결된다.

이와 같은 연결구성에 따라 인버터로 퓨징을 하고 가로 방향의 퓨징 입력(제3도에서 인버터(NOT)의 세로축에 위치한 점을 말함)과 세로 방향의 퓨징이 출력단(인버터(N0T)의 가로축에 위치한 점을 말함)이 된다고 가정하면, 세로 방향의 출력은 버스(7)와 연결되어 매크로셀(6)의 입력(D0∼D7)으로 연결되고, 이 매크로셀(6)의 출력은 버스를 통하여 로직블럭(1)내의 인버터(NOT)의 퓨징 입력으로 연결된다. 이와 같이 버스에 의해 연결됨에 따라 로직블럭과 매크로셀을 동시에 사용할 수 있는 것이다.

로직블럭(1)과 매크로셀(6)을 버스(7)로 연결함에 있어서 로직블럭의 출력 수 만큼 버스 라인을 둠으로써 1000% 라우팅이 가능하게 된다.

이와 같이 로직블럭(1)과 매크로셀(6)을 버스(7)로 연결함에 따라 스위칭 소자(3)에 의한 속도지연을 개선하게 된다.

이상과 같은 본 발명은 다음과 같은 효과들을 갖는다.

메모리와 같은 큰 셀을 하나의 칩 내부에 둘 수 있게 되므로, 시스템에서의 비용절감 효과를 얻을 수 있고, 2개의 칩을 이용하여 시스템을 설계할 때 파생되는 칩간의 저항과 커패시턴스에 의한 속도지연 요소를 제가할 수 있을 뿐만 아니라, 칩 내부에서도 스위칭 소자에 의한 속도지연요소를 없애기 위해서 버스 구조를 채택하므로써 속도측면에서도 개선할 수 있다.

Claims (2)

1. 입출력 블럭내에 스위칭 소자에 의해 상호 연결되는 복수의 로직블럭들과, 데이터를 저장하기 위한 매크로셀을 갖는 현장 가공형 반도체의 구조에 있어서, 하나의 칩으로 구성하되, 상기 복수의 로직블럭들과 상기 매크로셀 사이를 연결시키는 버스가 부설된 것을 특징으로 하는 현장 가공형 반도체 구조.
2. 제1항에 있어서, 상기 버스는 상기 복수의 로직블럭의 수에 상응하게 버스 라인을 갖는 것을 특징으로 하는 현장 가공형 반도체 구조.