JPH11203238A - データ処理装置 - Google Patents
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- JPH11203238A JPH11203238A JP10003759A JP375998A JPH11203238A JP H11203238 A JPH11203238 A JP H11203238A JP 10003759 A JP10003759 A JP 10003759A JP 375998 A JP375998 A JP 375998A JP H11203238 A JPH11203238 A JP H11203238A
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- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】バス手段によるデータ転送を高速化し、さらに
は、データ処理装置を高速化する。 【解決手段】バス手段が各バスセレクタ７，８からな
り、各バスセレクタが、環状にカスケード接続されてバ
ス信号を入出力すると共に、複数の回路１〜５のデータ
出力信号の１グループをそれぞれ選択入力し、これら入
力信号の１つを、各回路１〜５のデータ出力信号に対す
る各出力イネーブル信号により選択し、次段へバス信号
としてそれぞれ出力する。
は、データ処理装置を高速化する。 【解決手段】バス手段が各バスセレクタ７，８からな
り、各バスセレクタが、環状にカスケード接続されてバ
ス信号を入出力すると共に、複数の回路１〜５のデータ
出力信号の１グループをそれぞれ選択入力し、これら入
力信号の１つを、各回路１〜５のデータ出力信号に対す
る各出力イネーブル信号により選択し、次段へバス信号
としてそれぞれ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置に
関し、特に複数の回路間のデータ転送をバス手段により
共通に行うデータ処理装置に関する。
関し、特に複数の回路間のデータ転送をバス手段により
共通に行うデータ処理装置に関する。
【０００２】
【従来の技術】従来、この種のデータ処理装置は、複数
の回路間のデータ転送を共通に行うため、出力ハイイン
ピーダンス機能をもった３ステートバッファによりバス
手段を排他的に駆動し、複数の回路間の出力の衝突を防
いでいる。たとえば、図５は、従来のデータ処理装置の
バス構成例を示す部分ブロック図である。
の回路間のデータ転送を共通に行うため、出力ハイイン
ピーダンス機能をもった３ステートバッファによりバス
手段を排他的に駆動し、複数の回路間の出力の衝突を防
いでいる。たとえば、図５は、従来のデータ処理装置の
バス構成例を示す部分ブロック図である。
【０００３】この従来のデータ処理装置は、命令処理
部，命令取り出し部，キャッシュメモリ，主メモリなど
の各回路１〜５およびバス制御部６を備え、各回路１〜
５がバス手段にそれぞれ接続される。
部，命令取り出し部，キャッシュメモリ，主メモリなど
の各回路１〜５およびバス制御部６を備え、各回路１〜
５がバス手段にそれぞれ接続される。
【０００４】各回路１〜５は、バス手段を排他的に駆動
する３ステートバッファをそれぞれ備える。これら３ス
テートバッファはバス制御部６からのバス使用許可信号
に対応した出力イネーブル信号により制御されそれぞれ
のデータ出力信号をバス信号として時分割出力する。ま
た、このバス信号を各回路１〜５が直接入力する。
する３ステートバッファをそれぞれ備える。これら３ス
テートバッファはバス制御部６からのバス使用許可信号
に対応した出力イネーブル信号により制御されそれぞれ
のデータ出力信号をバス信号として時分割出力する。ま
た、このバス信号を各回路１〜５が直接入力する。
【０００５】バス制御部６は、各回路１〜５からのバス
手段に対するバス使用要求信号を入力してバス使用権を
調整し、各回路１〜５へのバス使用許可信号の１つをア
クティブ出力する制御を行う。
手段に対するバス使用要求信号を入力してバス使用権を
調整し、各回路１〜５へのバス使用許可信号の１つをア
クティブ出力する制御を行う。
【０００６】この従来のデータ処理装置において、各回
路１〜５が、バス制御部６からのバス使用許可信号に対
応して、３ステートバッファをそれぞれ制御し、たとえ
ば、３２本の信号線からなるバス手段を排他的に駆動し
てバス信号を出力し、各回路１〜５間のデータ転送が共
通のバス手段により行われる。
路１〜５が、バス制御部６からのバス使用許可信号に対
応して、３ステートバッファをそれぞれ制御し、たとえ
ば、３２本の信号線からなるバス手段を排他的に駆動し
てバス信号を出力し、各回路１〜５間のデータ転送が共
通のバス手段により行われる。
【０００７】
【発明が解決しようとする課題】この従来のデータ処理
装置において、バス手段を構成する各バス配線が１本で
各ドライバの出力をそれぞれ接続するため、各バス配線
が長くなり配線容量が大きくなる。
装置において、バス手段を構成する各バス配線が１本で
各ドライバの出力をそれぞれ接続するため、各バス配線
が長くなり配線容量が大きくなる。
【０００８】また、微細化すると配線幅が細くなり、そ
れにより配線抵抗が高くなり、特に、長いバス配線にお
いては、トランジスタの駆動能力をあげても配線抵抗の
影響が大きくなり、高速化できなくなる。
れにより配線抵抗が高くなり、特に、長いバス配線にお
いては、トランジスタの駆動能力をあげても配線抵抗の
影響が大きくなり、高速化できなくなる。
【０００９】さらに、出力同士を接続しているため、出
力が衝突する期間が生じる可能性があり無駄な電流が消
費される。もしくは、各バス配線が駆動されないときフ
ローティング状態となり入力ゲートの貫通電流が流れる
ため、常時ハイインピーダンスを防ぐ回路がそれぞれ必
要になる問題があった。
力が衝突する期間が生じる可能性があり無駄な電流が消
費される。もしくは、各バス配線が駆動されないときフ
ローティング状態となり入力ゲートの貫通電流が流れる
ため、常時ハイインピーダンスを防ぐ回路がそれぞれ必
要になる問題があった。
【００１０】したがって、本発明の目的は、バス手段に
よるデータ転送を高速化し、さらには、データ処理装置
を高速化することにある。
よるデータ転送を高速化し、さらには、データ処理装置
を高速化することにある。
【００１１】
【課題を解決するための手段】そのため、本発明は、複
数の回路間のデータ転送をバス手段により共通に行いデ
ータ処理するデータ処理装置において、前記バス手段
が、環状にカスケード接続されてバス信号を入出力する
と共に前記複数の回路のデータ出力信号の１グループを
それぞれ選択入力しこれら入力信号の１つを前記各デー
タ出力信号に対する各出力イネーブル信号により選択し
次段へバス信号としてそれぞれ出力する複数のバスセレ
クタを備えている。
数の回路間のデータ転送をバス手段により共通に行いデ
ータ処理するデータ処理装置において、前記バス手段
が、環状にカスケード接続されてバス信号を入出力する
と共に前記複数の回路のデータ出力信号の１グループを
それぞれ選択入力しこれら入力信号の１つを前記各デー
タ出力信号に対する各出力イネーブル信号により選択し
次段へバス信号としてそれぞれ出力する複数のバスセレ
クタを備えている。
【００１２】また、前記各バスセレクタが、前記複数の
回路のデータ出力信号の１グループをそれぞれ入力しこ
れら入力信号の１つを前記各出力イネーブル信号により
選択するプリセレクタと、このプリセレクタの出力を前
記各出力イネーブル信号に対応して次段へバス信号とし
て選択出力するセレクタとをそれぞれ備えている。
回路のデータ出力信号の１グループをそれぞれ入力しこ
れら入力信号の１つを前記各出力イネーブル信号により
選択するプリセレクタと、このプリセレクタの出力を前
記各出力イネーブル信号に対応して次段へバス信号とし
て選択出力するセレクタとをそれぞれ備えている。
【００１３】また、前記複数の回路のデータ出力信号の
１つが、常に、バス信号として出力されている。
１つが、常に、バス信号として出力されている。
【００１４】また、前記バス手段が、前記バスセレクタ
の１つからバス信号を保持し前記各出力イネーブル信号
に対応して次段へバス信号として出力するデータ保持回
路を備えている。
の１つからバス信号を保持し前記各出力イネーブル信号
に対応して次段へバス信号として出力するデータ保持回
路を備えている。
【００１５】また、前記データ保持回路が、前記バスセ
レクタの１つからバス信号を保持するレジスタと、この
レジスタの出力を前記各出力イネーブル信号の不活性時
に選択し次段へバス信号として出力するセレクタとを備
えている。
レクタの１つからバス信号を保持するレジスタと、この
レジスタの出力を前記各出力イネーブル信号の不活性時
に選択し次段へバス信号として出力するセレクタとを備
えている。
【００１６】さらに、前記複数の回路が、バス信号をそ
れぞれデータ入力信号としている。
れぞれデータ入力信号としている。
【００１７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のデータ処理装置の実施
形態１を示す部分ブロック図である。図１を参照する
と、本実施形態のデータ処理装置は、命令処理部，命令
取り出し部，キャッシュメモリ，主メモリなどの各回路
１〜５，バス制御部６，バスセレクタ７，バスセレクタ
８を備える。
して説明する。図１は、本発明のデータ処理装置の実施
形態１を示す部分ブロック図である。図１を参照する
と、本実施形態のデータ処理装置は、命令処理部，命令
取り出し部，キャッシュメモリ，主メモリなどの各回路
１〜５，バス制御部６，バスセレクタ７，バスセレクタ
８を備える。
【００１８】各回路１〜５は、図５の従来のデータ処理
装置の各回路１〜５と比較すると、本実施形態では、３
ステートバッファを備える代わりに、データ出力信号、
および、その有効期間を示す出力イネーブル信号を直接
出力する。他の各機能は、図５の従来のデータ処理装置
と同じであり、重複説明を省略する。
装置の各回路１〜５と比較すると、本実施形態では、３
ステートバッファを備える代わりに、データ出力信号、
および、その有効期間を示す出力イネーブル信号を直接
出力する。他の各機能は、図５の従来のデータ処理装置
と同じであり、重複説明を省略する。
【００１９】バス制御部６は、図５の従来のデータ処理
装置と同じであり、重複説明を省略する。
装置と同じであり、重複説明を省略する。
【００２０】バスセレクタ７は、環状にカスケード接続
されてバス信号を入出力すると共に、複数の回路１〜５
のデータ出力信号の１グループである回路１〜３のデー
タ出力信号を入力し、これら入力信号の１つを、回路１
〜３の各出力イネーブル信号により選択し、次段へバス
信号として、出力する。また、バスセレクタ８は、接続
される回路数を除き、バスセレクタ７と同機能であり、
重複説明を省略する。
されてバス信号を入出力すると共に、複数の回路１〜５
のデータ出力信号の１グループである回路１〜３のデー
タ出力信号を入力し、これら入力信号の１つを、回路１
〜３の各出力イネーブル信号により選択し、次段へバス
信号として、出力する。また、バスセレクタ８は、接続
される回路数を除き、バスセレクタ７と同機能であり、
重複説明を省略する。
【００２１】図２は、このバスセレクタ７の構成例を示
すブロック図である。図２を参照すると、このバスセレ
クタ７は、さらに、プリセレクタ７１，セレクタ７２，
ゲート回路７３を備える。
すブロック図である。図２を参照すると、このバスセレ
クタ７は、さらに、プリセレクタ７１，セレクタ７２，
ゲート回路７３を備える。
【００２２】プリセレクタ７１は、回路１〜３のデータ
出力信号をそれぞれ入力し、これら入力信号の１つを、
回路１〜３の各出力イネーブル信号により選択する。
出力信号をそれぞれ入力し、これら入力信号の１つを、
回路１〜３の各出力イネーブル信号により選択する。
【００２３】セレクタ７２は、プリセレクタ７１の出力
をゲート回路７３の出力に対応して、次段へバス信号と
して、選択出力する。
をゲート回路７３の出力に対応して、次段へバス信号と
して、選択出力する。
【００２４】ゲート回路７３は、回路１〜３の各出力イ
ネーブル信号を入力するＮＯＲゲートである。
ネーブル信号を入力するＮＯＲゲートである。
【００２５】次に、本実施形態のデータ処理装置の動作
について、図１，２を参照して説明する。
について、図１，２を参照して説明する。
【００２６】まず、バス制御部６の制御に対応して、バ
スセレクタ７，８と接続する各回路１〜５の中で回路１
からの出力イネーブル信号のみがアクテイブレベル
“１”になるとき、この出力イネーブル信号により、バ
スセレクタ７において、プリバスセレクタ７１により、
回路１のデータ出力信号が選択される。さらに、ゲート
回路７３の出力が“０”になるので、バスセレクタ７１
が選択した回路１のデータ出力信号が、セレクタ７２に
より、前段から入力したバス信号の代わりに選択され、
次段へのバス信号として出力される。
スセレクタ７，８と接続する各回路１〜５の中で回路１
からの出力イネーブル信号のみがアクテイブレベル
“１”になるとき、この出力イネーブル信号により、バ
スセレクタ７において、プリバスセレクタ７１により、
回路１のデータ出力信号が選択される。さらに、ゲート
回路７３の出力が“０”になるので、バスセレクタ７１
が選択した回路１のデータ出力信号が、セレクタ７２に
より、前段から入力したバス信号の代わりに選択され、
次段へのバス信号として出力される。
【００２７】このとき、バスセレクタ８に接続する他グ
ループの回路４，５の出力イネーブル信号がインアクテ
イブレベル“０”であるので、バスセレクタ８におい
て、前段のバスセレクタ７から入力したバス信号が、次
段であるバスセレクタ７へのバス信号として出力され
る。このため、バスセレクタ７，８の各バス信号をデー
タ入力信号とする各回路１〜５は、必要に応じて、回路
１のデータ出力信号を入力することができる。
ループの回路４，５の出力イネーブル信号がインアクテ
イブレベル“０”であるので、バスセレクタ８におい
て、前段のバスセレクタ７から入力したバス信号が、次
段であるバスセレクタ７へのバス信号として出力され
る。このため、バスセレクタ７，８の各バス信号をデー
タ入力信号とする各回路１〜５は、必要に応じて、回路
１のデータ出力信号を入力することができる。
【００２８】上記動作は、バスセレクタ７に接続する同
グループの他回路２または３のデータ出力信号がバス制
御部６の制御に対応してバス信号として出力されるとき
も、同様に、各回路１〜５は、必要に応じて、回路２ま
たは３のデータ出力信号を入力することができる。ま
た、バスセレクタ８に接続する他グループの回路４また
は５のデータ出力信号がバス制御部６の制御に対応して
バス信号として出力されるときも、同様に、各回路１〜
５は、必要に応じて、回路４または５のデータ出力信号
を入力することができる。したがって、各回路１〜５間
のデータ転送を行うバス機能が、バスセレクタ７，８に
より実行される。
グループの他回路２または３のデータ出力信号がバス制
御部６の制御に対応してバス信号として出力されるとき
も、同様に、各回路１〜５は、必要に応じて、回路２ま
たは３のデータ出力信号を入力することができる。ま
た、バスセレクタ８に接続する他グループの回路４また
は５のデータ出力信号がバス制御部６の制御に対応して
バス信号として出力されるときも、同様に、各回路１〜
５は、必要に応じて、回路４または５のデータ出力信号
を入力することができる。したがって、各回路１〜５間
のデータ転送を行うバス機能が、バスセレクタ７，８に
より実行される。
【００２９】本実施形態のデータ処理装置では、各バス
セレクタにより、バスがバス本来の機能を保ちつつ分割
され、配線抵抗の遅延時間に占める割合を少なくするこ
とができ、各回路間のデータ転送が高速化される。ま
た、データ転送を行う回路の数が増加しても、回路のグ
ループごとに、バスセレクタは１つしか増えず、バス信
号遅延の増加を抑えることができる。
セレクタにより、バスがバス本来の機能を保ちつつ分割
され、配線抵抗の遅延時間に占める割合を少なくするこ
とができ、各回路間のデータ転送が高速化される。ま
た、データ転送を行う回路の数が増加しても、回路のグ
ループごとに、バスセレクタは１つしか増えず、バス信
号遅延の増加を抑えることができる。
【００３０】図３は、本発明のデータ処理装置の実施形
態２を示す部分ブロック図である。図３を参照すると、
本実施形態のデータ処理装置は、図１に示す実施形態１
のデータ処理装置の各ブロック１〜８に、データ保持回
路９がバス手段に挿入されて構成される。したがって、
各ブロック１〜８についての重複説明は省略する。
態２を示す部分ブロック図である。図３を参照すると、
本実施形態のデータ処理装置は、図１に示す実施形態１
のデータ処理装置の各ブロック１〜８に、データ保持回
路９がバス手段に挿入されて構成される。したがって、
各ブロック１〜８についての重複説明は省略する。
【００３１】データ保持回路９は、前段のバスセレクタ
８からバス信号を保持し、各回路１〜５の出力イネーブ
ル信号に対応して次段のバスセレクタ７へバス信号とし
て出力する。
８からバス信号を保持し、各回路１〜５の出力イネーブ
ル信号に対応して次段のバスセレクタ７へバス信号とし
て出力する。
【００３２】図４は、データ保持回路９の構成例を示す
ブロック図である。図４を参照すると、このデータ保持
回路９は、さらに、レジスタ９１，セレクタ９２，ゲー
ト回路９３を備える。
ブロック図である。図４を参照すると、このデータ保持
回路９は、さらに、レジスタ９１，セレクタ９２，ゲー
ト回路９３を備える。
【００３３】レジスタ９１は、１つのバスセレクタ８か
らバス信号をクロック信号により保持する。また、セレ
クタ９２は、各回路１〜５の出力イネーブル信号の１つ
が活性であるとき、ゲート回路９３の出力により前段の
バスセレクタ８からバス信号を選択し、次段のバスセレ
クタ７へのバス信号として出力し、各回路１〜５の出力
イネーブル信号が全て不活性であるとき、前段のバスセ
レクタ８からバス信号の代わりに、レジスタ９１の出力
を選択し、次段のバスセレクタ７へ、バス信号として出
力する。ゲート回路９３は、各回路１〜５の出力イネー
ブル信号を入力するＯＲゲートである。
らバス信号をクロック信号により保持する。また、セレ
クタ９２は、各回路１〜５の出力イネーブル信号の１つ
が活性であるとき、ゲート回路９３の出力により前段の
バスセレクタ８からバス信号を選択し、次段のバスセレ
クタ７へのバス信号として出力し、各回路１〜５の出力
イネーブル信号が全て不活性であるとき、前段のバスセ
レクタ８からバス信号の代わりに、レジスタ９１の出力
を選択し、次段のバスセレクタ７へ、バス信号として出
力する。ゲート回路９３は、各回路１〜５の出力イネー
ブル信号を入力するＯＲゲートである。
【００３４】本実施形態のデータ処理装置の動作につい
て、簡単に説明すると、各回路１〜５の出力イネーブル
信号が全て不活性であるとき、データ保持回路９におい
て、レジスタ９１の出力が、バス信号として、各バスセ
レクタ７，８にデータ転送され、各バスセレクタ７，８
の入出力を経由したバス信号発振を防止することができ
る。
て、簡単に説明すると、各回路１〜５の出力イネーブル
信号が全て不活性であるとき、データ保持回路９におい
て、レジスタ９１の出力が、バス信号として、各バスセ
レクタ７，８にデータ転送され、各バスセレクタ７，８
の入出力を経由したバス信号発振を防止することができ
る。
【００３５】
【発明の効果】第一の効果は、各バスセレクタにより、
バスがバス本来の機能を保ちつつ分割されて、各回路間
のデータ転送が高速化され、データ転送を行う回路の数
が増加しても、配線抵抗の遅延時間に占める割合を少な
くすることができる。
バスがバス本来の機能を保ちつつ分割されて、各回路間
のデータ転送が高速化され、データ転送を行う回路の数
が増加しても、配線抵抗の遅延時間に占める割合を少な
くすることができる。
【００３６】第二の効果は、データ転送を行う回路の数
が増加しても、回路のグループごとに、バスセレクタは
１つしか増えず、バス信号の遅延増加を抑えることがで
きる。
が増加しても、回路のグループごとに、バスセレクタは
１つしか増えず、バス信号の遅延増加を抑えることがで
きる。
【００３７】第三の効果は、データ転送を行う回路がレ
イアウト上散在していても、各バスセレクタを中心部に
コンパクトにレイアウトでき、配線容量と配線抵抗とを
小さくでき、高速化が図れる。
イアウト上散在していても、各バスセレクタを中心部に
コンパクトにレイアウトでき、配線容量と配線抵抗とを
小さくでき、高速化が図れる。
【００３８】第四の効果は、バス信号の方向が単方向と
なるため、バス信号の出力が衝突する期間が皆無とな
り、無駄な電流が流れず、低消費電力化が図れる。
なるため、バス信号の出力が衝突する期間が皆無とな
り、無駄な電流が流れず、低消費電力化が図れる。
【図１】本発明のデータ処理装置の実施形態１を示す部
分ブロック図である。
分ブロック図である。
【図２】図１のデータ処理装置のバスセレクタの構成例
を示すブロック図である。
を示すブロック図である。
【図３】本発明のデータ処理装置の実施形態２を示す部
分ブロック図である。
分ブロック図である。
【図４】図３のデータ処理装置のデータ保持回路の構成
例を示すブロック図である。
例を示すブロック図である。
【図５】従来のデータ処理装置の構成例を示す部分ブロ
ック図である。
ック図である。
１〜５ 回路 ６ バス制御部 ７，８ バスセレクタ ９ データ保持回路 ７１ プリセレクタ ７２，９２ セレクタ ７３，９３ ゲート回路 ９１ レジスタ
Claims (6)
- 【請求項１】 複数の回路間のデータ転送をバス手段に
より共通に行いデータ処理するデータ処理装置におい
て、前記バス手段が、環状にカスケード接続されてバス
信号を入出力すると共に前記複数の回路のデータ出力信
号の１グループをそれぞれ選択入力しこれら入力信号の
１つを前記各データ出力信号に対する各出力イネーブル
信号により選択し次段へバス信号としてそれぞれ出力す
る複数のバスセレクタを備えることを特徴とするデータ
処理装置。 - 【請求項２】 前記各バスセレクタが、前記複数の回路
のデータ出力信号の１グループをそれぞれ入力しこれら
入力信号の１つを前記各出力イネーブル信号により選択
するプリセレクタと、このプリセレクタの出力を前記各
出力イネーブル信号に対応して次段へバス信号として選
択出力するセレクタとをそれぞれ備える、請求項１記載
のデータ処理装置。 - 【請求項３】 前記複数の回路のデータ出力信号の１つ
が、常に、バス信号として出力されている、請求項１記
載のデータ処理装置。 - 【請求項４】 前記バス手段が、前記バスセレクタの１
つからバス信号を保持し前記各出力イネーブル信号に対
応して次段へバス信号として出力するデータ保持回路を
備える、請求項１記載のデータ処理装置。 - 【請求項５】 前記データ保持回路が、前記バスセレク
タの１つからバス信号を保持するレジスタと、このレジ
スタの出力を前記各出力イネーブル信号の不活性時に選
択し次段へバス信号として出力するセレクタとを備え
る、請求項４記載のデータ処理装置。 - 【請求項６】 前記複数の回路が、バス信号をそれぞれ
データ入力信号とする、請求項１〜５記載のデータ処理
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003759A JP3119618B2 (ja) | 1998-01-12 | 1998-01-12 | データ処理装置 |
| KR1019990000231A KR100291230B1 (ko) | 1998-01-12 | 1999-01-08 | 데이터 처리 장치 |
| DE69919915T DE69919915T2 (de) | 1998-01-12 | 1999-01-11 | Bussteuerung in einem Datenprozessor |
| EP99100304A EP0929042B1 (en) | 1998-01-12 | 1999-01-11 | Bus controller in a data processor |
| US09/229,035 US6324615B1 (en) | 1998-01-12 | 1999-01-12 | Data processor |
| CNB991001168A CN1179282C (zh) | 1998-01-12 | 1999-01-12 | 数据处理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003759A JP3119618B2 (ja) | 1998-01-12 | 1998-01-12 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203238A true JPH11203238A (ja) | 1999-07-30 |
| JP3119618B2 JP3119618B2 (ja) | 2000-12-25 |
Family
ID=11566115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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