JPH11203238A - データ処理装置 - Google Patents
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- JPH11203238A JPH11203238A JP10003759A JP375998A JPH11203238A JP H11203238 A JPH11203238 A JP H11203238A JP 10003759 A JP10003759 A JP 10003759A JP 375998 A JP375998 A JP 375998A JP H11203238 A JPH11203238 A JP H11203238A
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- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】バス手段によるデータ転送を高速化し、さらに
は、データ処理装置を高速化する。 【解決手段】バス手段が各バスセレクタ7,8からな
り、各バスセレクタが、環状にカスケード接続されてバ
ス信号を入出力すると共に、複数の回路1〜5のデータ
出力信号の1グループをそれぞれ選択入力し、これら入
力信号の1つを、各回路1〜5のデータ出力信号に対す
る各出力イネーブル信号により選択し、次段へバス信号
としてそれぞれ出力する。
は、データ処理装置を高速化する。 【解決手段】バス手段が各バスセレクタ7,8からな
り、各バスセレクタが、環状にカスケード接続されてバ
ス信号を入出力すると共に、複数の回路1〜5のデータ
出力信号の1グループをそれぞれ選択入力し、これら入
力信号の1つを、各回路1〜5のデータ出力信号に対す
る各出力イネーブル信号により選択し、次段へバス信号
としてそれぞれ出力する。
Description
【0001】
【発明の属する技術分野】本発明は、データ処理装置に
関し、特に複数の回路間のデータ転送をバス手段により
共通に行うデータ処理装置に関する。
関し、特に複数の回路間のデータ転送をバス手段により
共通に行うデータ処理装置に関する。
【0002】
【従来の技術】従来、この種のデータ処理装置は、複数
の回路間のデータ転送を共通に行うため、出力ハイイン
ピーダンス機能をもった3ステートバッファによりバス
手段を排他的に駆動し、複数の回路間の出力の衝突を防
いでいる。たとえば、図5は、従来のデータ処理装置の
バス構成例を示す部分ブロック図である。
の回路間のデータ転送を共通に行うため、出力ハイイン
ピーダンス機能をもった3ステートバッファによりバス
手段を排他的に駆動し、複数の回路間の出力の衝突を防
いでいる。たとえば、図5は、従来のデータ処理装置の
バス構成例を示す部分ブロック図である。
【0003】この従来のデータ処理装置は、命令処理
部,命令取り出し部,キャッシュメモリ,主メモリなど
の各回路1〜5およびバス制御部6を備え、各回路1〜
5がバス手段にそれぞれ接続される。
部,命令取り出し部,キャッシュメモリ,主メモリなど
の各回路1〜5およびバス制御部6を備え、各回路1〜
5がバス手段にそれぞれ接続される。
【0004】各回路1〜5は、バス手段を排他的に駆動
する3ステートバッファをそれぞれ備える。これら3ス
テートバッファはバス制御部6からのバス使用許可信号
に対応した出力イネーブル信号により制御されそれぞれ
のデータ出力信号をバス信号として時分割出力する。ま
た、このバス信号を各回路1〜5が直接入力する。
する3ステートバッファをそれぞれ備える。これら3ス
テートバッファはバス制御部6からのバス使用許可信号
に対応した出力イネーブル信号により制御されそれぞれ
のデータ出力信号をバス信号として時分割出力する。ま
た、このバス信号を各回路1〜5が直接入力する。
【0005】バス制御部6は、各回路1〜5からのバス
手段に対するバス使用要求信号を入力してバス使用権を
調整し、各回路1〜5へのバス使用許可信号の1つをア
クティブ出力する制御を行う。
手段に対するバス使用要求信号を入力してバス使用権を
調整し、各回路1〜5へのバス使用許可信号の1つをア
クティブ出力する制御を行う。
【0006】この従来のデータ処理装置において、各回
路1〜5が、バス制御部6からのバス使用許可信号に対
応して、3ステートバッファをそれぞれ制御し、たとえ
ば、32本の信号線からなるバス手段を排他的に駆動し
てバス信号を出力し、各回路1〜5間のデータ転送が共
通のバス手段により行われる。
路1〜5が、バス制御部6からのバス使用許可信号に対
応して、3ステートバッファをそれぞれ制御し、たとえ
ば、32本の信号線からなるバス手段を排他的に駆動し
てバス信号を出力し、各回路1〜5間のデータ転送が共
通のバス手段により行われる。
【0007】
【発明が解決しようとする課題】この従来のデータ処理
装置において、バス手段を構成する各バス配線が1本で
各ドライバの出力をそれぞれ接続するため、各バス配線
が長くなり配線容量が大きくなる。
装置において、バス手段を構成する各バス配線が1本で
各ドライバの出力をそれぞれ接続するため、各バス配線
が長くなり配線容量が大きくなる。
【0008】また、微細化すると配線幅が細くなり、そ
れにより配線抵抗が高くなり、特に、長いバス配線にお
いては、トランジスタの駆動能力をあげても配線抵抗の
影響が大きくなり、高速化できなくなる。
れにより配線抵抗が高くなり、特に、長いバス配線にお
いては、トランジスタの駆動能力をあげても配線抵抗の
影響が大きくなり、高速化できなくなる。
【0009】さらに、出力同士を接続しているため、出
力が衝突する期間が生じる可能性があり無駄な電流が消
費される。もしくは、各バス配線が駆動されないときフ
ローティング状態となり入力ゲートの貫通電流が流れる
ため、常時ハイインピーダンスを防ぐ回路がそれぞれ必
要になる問題があった。
力が衝突する期間が生じる可能性があり無駄な電流が消
費される。もしくは、各バス配線が駆動されないときフ
ローティング状態となり入力ゲートの貫通電流が流れる
ため、常時ハイインピーダンスを防ぐ回路がそれぞれ必
要になる問題があった。
【0010】したがって、本発明の目的は、バス手段に
よるデータ転送を高速化し、さらには、データ処理装置
を高速化することにある。
よるデータ転送を高速化し、さらには、データ処理装置
を高速化することにある。
【0011】
【課題を解決するための手段】そのため、本発明は、複
数の回路間のデータ転送をバス手段により共通に行いデ
ータ処理するデータ処理装置において、前記バス手段
が、環状にカスケード接続されてバス信号を入出力する
と共に前記複数の回路のデータ出力信号の1グループを
それぞれ選択入力しこれら入力信号の1つを前記各デー
タ出力信号に対する各出力イネーブル信号により選択し
次段へバス信号としてそれぞれ出力する複数のバスセレ
クタを備えている。
数の回路間のデータ転送をバス手段により共通に行いデ
ータ処理するデータ処理装置において、前記バス手段
が、環状にカスケード接続されてバス信号を入出力する
と共に前記複数の回路のデータ出力信号の1グループを
それぞれ選択入力しこれら入力信号の1つを前記各デー
タ出力信号に対する各出力イネーブル信号により選択し
次段へバス信号としてそれぞれ出力する複数のバスセレ
クタを備えている。
【0012】また、前記各バスセレクタが、前記複数の
回路のデータ出力信号の1グループをそれぞれ入力しこ
れら入力信号の1つを前記各出力イネーブル信号により
選択するプリセレクタと、このプリセレクタの出力を前
記各出力イネーブル信号に対応して次段へバス信号とし
て選択出力するセレクタとをそれぞれ備えている。
回路のデータ出力信号の1グループをそれぞれ入力しこ
れら入力信号の1つを前記各出力イネーブル信号により
選択するプリセレクタと、このプリセレクタの出力を前
記各出力イネーブル信号に対応して次段へバス信号とし
て選択出力するセレクタとをそれぞれ備えている。
【0013】また、前記複数の回路のデータ出力信号の
1つが、常に、バス信号として出力されている。
1つが、常に、バス信号として出力されている。
【0014】また、前記バス手段が、前記バスセレクタ
の1つからバス信号を保持し前記各出力イネーブル信号
に対応して次段へバス信号として出力するデータ保持回
路を備えている。
の1つからバス信号を保持し前記各出力イネーブル信号
に対応して次段へバス信号として出力するデータ保持回
路を備えている。
【0015】また、前記データ保持回路が、前記バスセ
レクタの1つからバス信号を保持するレジスタと、この
レジスタの出力を前記各出力イネーブル信号の不活性時
に選択し次段へバス信号として出力するセレクタとを備
えている。
レクタの1つからバス信号を保持するレジスタと、この
レジスタの出力を前記各出力イネーブル信号の不活性時
に選択し次段へバス信号として出力するセレクタとを備
えている。
【0016】さらに、前記複数の回路が、バス信号をそ
れぞれデータ入力信号としている。
れぞれデータ入力信号としている。
【0017】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図1は、本発明のデータ処理装置の実施
形態1を示す部分ブロック図である。図1を参照する
と、本実施形態のデータ処理装置は、命令処理部,命令
取り出し部,キャッシュメモリ,主メモリなどの各回路
1〜5,バス制御部6,バスセレクタ7,バスセレクタ
8を備える。
して説明する。図1は、本発明のデータ処理装置の実施
形態1を示す部分ブロック図である。図1を参照する
と、本実施形態のデータ処理装置は、命令処理部,命令
取り出し部,キャッシュメモリ,主メモリなどの各回路
1〜5,バス制御部6,バスセレクタ7,バスセレクタ
8を備える。
【0018】各回路1〜5は、図5の従来のデータ処理
装置の各回路1〜5と比較すると、本実施形態では、3
ステートバッファを備える代わりに、データ出力信号、
および、その有効期間を示す出力イネーブル信号を直接
出力する。他の各機能は、図5の従来のデータ処理装置
と同じであり、重複説明を省略する。
装置の各回路1〜5と比較すると、本実施形態では、3
ステートバッファを備える代わりに、データ出力信号、
および、その有効期間を示す出力イネーブル信号を直接
出力する。他の各機能は、図5の従来のデータ処理装置
と同じであり、重複説明を省略する。
【0019】バス制御部6は、図5の従来のデータ処理
装置と同じであり、重複説明を省略する。
装置と同じであり、重複説明を省略する。
【0020】バスセレクタ7は、環状にカスケード接続
されてバス信号を入出力すると共に、複数の回路1〜5
のデータ出力信号の1グループである回路1〜3のデー
タ出力信号を入力し、これら入力信号の1つを、回路1
〜3の各出力イネーブル信号により選択し、次段へバス
信号として、出力する。また、バスセレクタ8は、接続
される回路数を除き、バスセレクタ7と同機能であり、
重複説明を省略する。
されてバス信号を入出力すると共に、複数の回路1〜5
のデータ出力信号の1グループである回路1〜3のデー
タ出力信号を入力し、これら入力信号の1つを、回路1
〜3の各出力イネーブル信号により選択し、次段へバス
信号として、出力する。また、バスセレクタ8は、接続
される回路数を除き、バスセレクタ7と同機能であり、
重複説明を省略する。
【0021】図2は、このバスセレクタ7の構成例を示
すブロック図である。図2を参照すると、このバスセレ
クタ7は、さらに、プリセレクタ71,セレクタ72,
ゲート回路73を備える。
すブロック図である。図2を参照すると、このバスセレ
クタ7は、さらに、プリセレクタ71,セレクタ72,
ゲート回路73を備える。
【0022】プリセレクタ71は、回路1〜3のデータ
出力信号をそれぞれ入力し、これら入力信号の1つを、
回路1〜3の各出力イネーブル信号により選択する。
出力信号をそれぞれ入力し、これら入力信号の1つを、
回路1〜3の各出力イネーブル信号により選択する。
【0023】セレクタ72は、プリセレクタ71の出力
をゲート回路73の出力に対応して、次段へバス信号と
して、選択出力する。
をゲート回路73の出力に対応して、次段へバス信号と
して、選択出力する。
【0024】ゲート回路73は、回路1〜3の各出力イ
ネーブル信号を入力するNORゲートである。
ネーブル信号を入力するNORゲートである。
【0025】次に、本実施形態のデータ処理装置の動作
について、図1,2を参照して説明する。
について、図1,2を参照して説明する。
【0026】まず、バス制御部6の制御に対応して、バ
スセレクタ7,8と接続する各回路1〜5の中で回路1
からの出力イネーブル信号のみがアクテイブレベル
“1”になるとき、この出力イネーブル信号により、バ
スセレクタ7において、プリバスセレクタ71により、
回路1のデータ出力信号が選択される。さらに、ゲート
回路73の出力が“0”になるので、バスセレクタ71
が選択した回路1のデータ出力信号が、セレクタ72に
より、前段から入力したバス信号の代わりに選択され、
次段へのバス信号として出力される。
スセレクタ7,8と接続する各回路1〜5の中で回路1
からの出力イネーブル信号のみがアクテイブレベル
“1”になるとき、この出力イネーブル信号により、バ
スセレクタ7において、プリバスセレクタ71により、
回路1のデータ出力信号が選択される。さらに、ゲート
回路73の出力が“0”になるので、バスセレクタ71
が選択した回路1のデータ出力信号が、セレクタ72に
より、前段から入力したバス信号の代わりに選択され、
次段へのバス信号として出力される。
【0027】このとき、バスセレクタ8に接続する他グ
ループの回路4,5の出力イネーブル信号がインアクテ
イブレベル“0”であるので、バスセレクタ8におい
て、前段のバスセレクタ7から入力したバス信号が、次
段であるバスセレクタ7へのバス信号として出力され
る。このため、バスセレクタ7,8の各バス信号をデー
タ入力信号とする各回路1〜5は、必要に応じて、回路
1のデータ出力信号を入力することができる。
ループの回路4,5の出力イネーブル信号がインアクテ
イブレベル“0”であるので、バスセレクタ8におい
て、前段のバスセレクタ7から入力したバス信号が、次
段であるバスセレクタ7へのバス信号として出力され
る。このため、バスセレクタ7,8の各バス信号をデー
タ入力信号とする各回路1〜5は、必要に応じて、回路
1のデータ出力信号を入力することができる。
【0028】上記動作は、バスセレクタ7に接続する同
グループの他回路2または3のデータ出力信号がバス制
御部6の制御に対応してバス信号として出力されるとき
も、同様に、各回路1〜5は、必要に応じて、回路2ま
たは3のデータ出力信号を入力することができる。ま
た、バスセレクタ8に接続する他グループの回路4また
は5のデータ出力信号がバス制御部6の制御に対応して
バス信号として出力されるときも、同様に、各回路1〜
5は、必要に応じて、回路4または5のデータ出力信号
を入力することができる。したがって、各回路1〜5間
のデータ転送を行うバス機能が、バスセレクタ7,8に
より実行される。
グループの他回路2または3のデータ出力信号がバス制
御部6の制御に対応してバス信号として出力されるとき
も、同様に、各回路1〜5は、必要に応じて、回路2ま
たは3のデータ出力信号を入力することができる。ま
た、バスセレクタ8に接続する他グループの回路4また
は5のデータ出力信号がバス制御部6の制御に対応して
バス信号として出力されるときも、同様に、各回路1〜
5は、必要に応じて、回路4または5のデータ出力信号
を入力することができる。したがって、各回路1〜5間
のデータ転送を行うバス機能が、バスセレクタ7,8に
より実行される。
【0029】本実施形態のデータ処理装置では、各バス
セレクタにより、バスがバス本来の機能を保ちつつ分割
され、配線抵抗の遅延時間に占める割合を少なくするこ
とができ、各回路間のデータ転送が高速化される。ま
た、データ転送を行う回路の数が増加しても、回路のグ
ループごとに、バスセレクタは1つしか増えず、バス信
号遅延の増加を抑えることができる。
セレクタにより、バスがバス本来の機能を保ちつつ分割
され、配線抵抗の遅延時間に占める割合を少なくするこ
とができ、各回路間のデータ転送が高速化される。ま
た、データ転送を行う回路の数が増加しても、回路のグ
ループごとに、バスセレクタは1つしか増えず、バス信
号遅延の増加を抑えることができる。
【0030】図3は、本発明のデータ処理装置の実施形
態2を示す部分ブロック図である。図3を参照すると、
本実施形態のデータ処理装置は、図1に示す実施形態1
のデータ処理装置の各ブロック1〜8に、データ保持回
路9がバス手段に挿入されて構成される。したがって、
各ブロック1〜8についての重複説明は省略する。
態2を示す部分ブロック図である。図3を参照すると、
本実施形態のデータ処理装置は、図1に示す実施形態1
のデータ処理装置の各ブロック1〜8に、データ保持回
路9がバス手段に挿入されて構成される。したがって、
各ブロック1〜8についての重複説明は省略する。
【0031】データ保持回路9は、前段のバスセレクタ
8からバス信号を保持し、各回路1〜5の出力イネーブ
ル信号に対応して次段のバスセレクタ7へバス信号とし
て出力する。
8からバス信号を保持し、各回路1〜5の出力イネーブ
ル信号に対応して次段のバスセレクタ7へバス信号とし
て出力する。
【0032】図4は、データ保持回路9の構成例を示す
ブロック図である。図4を参照すると、このデータ保持
回路9は、さらに、レジスタ91,セレクタ92,ゲー
ト回路93を備える。
ブロック図である。図4を参照すると、このデータ保持
回路9は、さらに、レジスタ91,セレクタ92,ゲー
ト回路93を備える。
【0033】レジスタ91は、1つのバスセレクタ8か
らバス信号をクロック信号により保持する。また、セレ
クタ92は、各回路1〜5の出力イネーブル信号の1つ
が活性であるとき、ゲート回路93の出力により前段の
バスセレクタ8からバス信号を選択し、次段のバスセレ
クタ7へのバス信号として出力し、各回路1〜5の出力
イネーブル信号が全て不活性であるとき、前段のバスセ
レクタ8からバス信号の代わりに、レジスタ91の出力
を選択し、次段のバスセレクタ7へ、バス信号として出
力する。ゲート回路93は、各回路1〜5の出力イネー
ブル信号を入力するORゲートである。
らバス信号をクロック信号により保持する。また、セレ
クタ92は、各回路1〜5の出力イネーブル信号の1つ
が活性であるとき、ゲート回路93の出力により前段の
バスセレクタ8からバス信号を選択し、次段のバスセレ
クタ7へのバス信号として出力し、各回路1〜5の出力
イネーブル信号が全て不活性であるとき、前段のバスセ
レクタ8からバス信号の代わりに、レジスタ91の出力
を選択し、次段のバスセレクタ7へ、バス信号として出
力する。ゲート回路93は、各回路1〜5の出力イネー
ブル信号を入力するORゲートである。
【0034】本実施形態のデータ処理装置の動作につい
て、簡単に説明すると、各回路1〜5の出力イネーブル
信号が全て不活性であるとき、データ保持回路9におい
て、レジスタ91の出力が、バス信号として、各バスセ
レクタ7,8にデータ転送され、各バスセレクタ7,8
の入出力を経由したバス信号発振を防止することができ
る。
て、簡単に説明すると、各回路1〜5の出力イネーブル
信号が全て不活性であるとき、データ保持回路9におい
て、レジスタ91の出力が、バス信号として、各バスセ
レクタ7,8にデータ転送され、各バスセレクタ7,8
の入出力を経由したバス信号発振を防止することができ
る。
【0035】
【発明の効果】第一の効果は、各バスセレクタにより、
バスがバス本来の機能を保ちつつ分割されて、各回路間
のデータ転送が高速化され、データ転送を行う回路の数
が増加しても、配線抵抗の遅延時間に占める割合を少な
くすることができる。
バスがバス本来の機能を保ちつつ分割されて、各回路間
のデータ転送が高速化され、データ転送を行う回路の数
が増加しても、配線抵抗の遅延時間に占める割合を少な
くすることができる。
【0036】第二の効果は、データ転送を行う回路の数
が増加しても、回路のグループごとに、バスセレクタは
1つしか増えず、バス信号の遅延増加を抑えることがで
きる。
が増加しても、回路のグループごとに、バスセレクタは
1つしか増えず、バス信号の遅延増加を抑えることがで
きる。
【0037】第三の効果は、データ転送を行う回路がレ
イアウト上散在していても、各バスセレクタを中心部に
コンパクトにレイアウトでき、配線容量と配線抵抗とを
小さくでき、高速化が図れる。
イアウト上散在していても、各バスセレクタを中心部に
コンパクトにレイアウトでき、配線容量と配線抵抗とを
小さくでき、高速化が図れる。
【0038】第四の効果は、バス信号の方向が単方向と
なるため、バス信号の出力が衝突する期間が皆無とな
り、無駄な電流が流れず、低消費電力化が図れる。
なるため、バス信号の出力が衝突する期間が皆無とな
り、無駄な電流が流れず、低消費電力化が図れる。
【図1】本発明のデータ処理装置の実施形態1を示す部
分ブロック図である。
分ブロック図である。
【図2】図1のデータ処理装置のバスセレクタの構成例
を示すブロック図である。
を示すブロック図である。
【図3】本発明のデータ処理装置の実施形態2を示す部
分ブロック図である。
分ブロック図である。
【図4】図3のデータ処理装置のデータ保持回路の構成
例を示すブロック図である。
例を示すブロック図である。
【図5】従来のデータ処理装置の構成例を示す部分ブロ
ック図である。
ック図である。
1〜5 回路 6 バス制御部 7,8 バスセレクタ 9 データ保持回路 71 プリセレクタ 72,92 セレクタ 73,93 ゲート回路 91 レジスタ
Claims (6)
- 【請求項1】 複数の回路間のデータ転送をバス手段に
より共通に行いデータ処理するデータ処理装置におい
て、前記バス手段が、環状にカスケード接続されてバス
信号を入出力すると共に前記複数の回路のデータ出力信
号の1グループをそれぞれ選択入力しこれら入力信号の
1つを前記各データ出力信号に対する各出力イネーブル
信号により選択し次段へバス信号としてそれぞれ出力す
る複数のバスセレクタを備えることを特徴とするデータ
処理装置。 - 【請求項2】 前記各バスセレクタが、前記複数の回路
のデータ出力信号の1グループをそれぞれ入力しこれら
入力信号の1つを前記各出力イネーブル信号により選択
するプリセレクタと、このプリセレクタの出力を前記各
出力イネーブル信号に対応して次段へバス信号として選
択出力するセレクタとをそれぞれ備える、請求項1記載
のデータ処理装置。 - 【請求項3】 前記複数の回路のデータ出力信号の1つ
が、常に、バス信号として出力されている、請求項1記
載のデータ処理装置。 - 【請求項4】 前記バス手段が、前記バスセレクタの1
つからバス信号を保持し前記各出力イネーブル信号に対
応して次段へバス信号として出力するデータ保持回路を
備える、請求項1記載のデータ処理装置。 - 【請求項5】 前記データ保持回路が、前記バスセレク
タの1つからバス信号を保持するレジスタと、このレジ
スタの出力を前記各出力イネーブル信号の不活性時に選
択し次段へバス信号として出力するセレクタとを備え
る、請求項4記載のデータ処理装置。 - 【請求項6】 前記複数の回路が、バス信号をそれぞれ
データ入力信号とする、請求項1〜5記載のデータ処理
装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10003759A JP3119618B2 (ja) | 1998-01-12 | 1998-01-12 | データ処理装置 |
KR1019990000231A KR100291230B1 (ko) | 1998-01-12 | 1999-01-08 | 데이터 처리 장치 |
DE69919915T DE69919915T2 (de) | 1998-01-12 | 1999-01-11 | Bussteuerung in einem Datenprozessor |
EP99100304A EP0929042B1 (en) | 1998-01-12 | 1999-01-11 | Bus controller in a data processor |
CNB991001168A CN1179282C (zh) | 1998-01-12 | 1999-01-12 | 数据处理器 |
US09/229,035 US6324615B1 (en) | 1998-01-12 | 1999-01-12 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10003759A JP3119618B2 (ja) | 1998-01-12 | 1998-01-12 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11203238A true JPH11203238A (ja) | 1999-07-30 |
JP3119618B2 JP3119618B2 (ja) | 2000-12-25 |
Family
ID=11566115
Family Applications (1)
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