TW201705006A - 積體電路之輸入及輸出（二） - Google Patents

積體電路之輸入及輸出（二） Download PDF

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Abstract

一積體電路微處理器裝置包含一中央處理單元(CPU)及具有至少一個外部接頭的一通用輸入或輸出子系統。該外部接頭係經組配以取決於該通用輸入或輸出子系統中之一相關聯的設定而提供至該裝置的一輸入或提供自該裝置的一輸出。在該裝置上的至少又一個模組係經組配而能夠請求可控制該外部接頭的一狀態的至少一第一或一第二工作，該通用輸入或輸出子系統係經組配，當接收到針對該第一及第二工作之衝突請求時，施加一預定順位來允許該等工作中只有一者被施加至該外部接頭。

Description

積體電路之輸入及輸出(二)
本發明係有關於積體電路之輸入及輸出-特別係有關於用於微處理器或單晶片系統(SoC)裝置的通用輸入/輸出接腳。
隨著近代微處理器及SoC的複雜度的增加，提供各項功能相關聯的輸入及輸出的需求也增加。然而如此要求接腳從裝置的外殼突起，因而可提供的接腳數目受限於針對不斷要求更加微縮化的略為矛盾的需要所加諸的實體尺寸約束。
解決此項問題的一種手段係提出多個通用輸入/輸出(GPIO)接腳，接腳的功能可由正在執行的任務於軟體動態配置。如此允許接腳的有效使用而非使用有多個專用接腳，專用接腳在某些應用中或某些客戶可能不太使用或絲毫也不使用。然而一項缺點為要求小心管理以免下述情況，一給定接腳的狀態含混分歧，或造成輸入或輸出的突波。此點特別為一種情況，一接腳可由周邊模組定址，而非中央處理單元(CPU)-例如使用周邊-周邊介面(PPI)，其係以進一步細節描述於WO 2013/088121。
典型地，如此表示在任何給定時間一接腳只能分配給一項特定任務，因此例如，若SET工作要求GPIO接腳被驅動高，則CLR工作無法將相同接腳變成低，直對該接腳已由SET工作釋放而可被分配給CLR工作為止。再者，於若干配置中，甚至無法不涉及CPU而在相同接腳執行SET及CLR工作。此種若未召喚CPU則無法同時在相同GPIO接腳上設定及清除兩者，或甚至絲毫也無法設定及清除，限制了該等功能可被進行的速度、裝置的電源使用及總體彈性。
雖然於若干配置中可能使用TOGGLE功能來撥鈕切換接腳的狀態，而非使用個別SET及CLR工作，但如此要求潛在的狀態機，其瞭解GPIO接腳隨時的目前狀態，此點於某些情況下為不可能，特別若CPU係不在作用態時尤為如此。
從第一面向視之，本發明提出一種積體電路微處理器裝置，其包含一中央處理單元(CPU)及具有至少一個外部接頭的一通用輸入或輸出子系統，該外部接頭係經組配以取決於該通用輸入或輸出子系統中之一相關聯的設定而提供一輸入至或一輸出自該裝置，其中在該裝置上的至少又一個模組係經組配而能夠請求可控制該外部接頭的一狀態的至少一第一或一第二工作，該通用輸入或輸出子系統係經組配，當接收到針對該第一及第二工作之衝突請求時，施加一預定順位來允許該等工作中只有一者被施加至 該外部接頭。
如此，熟諳技藝人士將瞭解依據本發明，若接收執行此等任務的衝突請求，則允許多項任務存取一GPIO接頭但施加順位。此點乃針對微處理器管理GPIO及解決前述缺點的全然不同手段。
GPIO子系統可經配置單純忽略來自未經優先排序的工作之信號。另外，其可包含一緩衝器來儲存此等輸出，然後在已經發送經優先排序的工作之輸出之後加以發送該等輸出。
第一及第二工作可以是多種不同工作中之任一者，且通常取決於使用微處理器的應用。於實施例的一集合實例中，第一工作包含SET工作，亦即分配邏輯高給輸出的一.工作。於實施例的一集合實例中，第二工作包含CLR工作，亦即分配邏輯低給輸出而清除該輸出的工作。
GPIO子系統可包含單一模組經配置來施加該預定順位及也管理外部接頭。但於實施例的一集合中，GPIO子系統包含一GPIO模組經配置來管理外部接頭-以技藝界已知之方式-及一中間模組經配置來施加該預定順位以透過該GPIO模組控制該(等)外部接頭。
於此等實施例的一集合中，中間模組包含一或多個通道，其可與該或各個外部接頭相關聯，及其係經配置來改變相關聯的外部接頭之狀態成為高或低。於實施例的一集合中，中間模組通道可接收來自連結到在該微處理器上的一或多個額外模組的多個通道之信號。此等通道可形 成不會透過中央處理單元(CPU)通道的一周邊-周邊介面(PPI)的一部分。信號可同時接收。熟諳技藝人士將瞭解如此可在相同時鐘週期以內，或在非同步系統中，落入於一預定時間窗內部。
預定順位可以是固定，但於實施例的一集合中，可由軟體決定-例如藉由寫至適當暫存器。如此提供了最大彈性。
2‧‧‧GPIO模組
4‧‧‧接腳
6‧‧‧通道
8、16、18、24‧‧‧開關
10‧‧‧類比輸入線
12‧‧‧接頭
14‧‧‧類比啟用線
20‧‧‧輸出緩衝器
22‧‧‧方向覆寫線
26‧‧‧輸出線
28‧‧‧PIN[0].OUT暫存器
30‧‧‧輸出覆寫線
32‧‧‧輸入緩衝器
34、35‧‧‧輸入覆寫線
36‧‧‧輸入線
38‧‧‧PIN[0].IN暫存器
40‧‧‧感測模組
42‧‧‧PIN0.DETECT信號
現在將參考附圖，僅藉由舉例說明描述本發明之一實施例，附圖中：圖1為依據本發明一GPIO模組之示意代表圖；及圖2為一表顯示施加預定順位的中間模組之效應。
圖1例示GPIO模組2，其被涵括作為積體電路微處理器的部件。GPIO模組2支援編號PIN0至PIN31的呈接腳4形式的32個外部連結，只有其中之第一者及最末者顯示於圖1中。各個接腳4具有在GPIO模組內的一個相關聯通道6，其包括標記為PIN[n].OUT、PIN[n].IN及PIN[n].CNF的三個暫存器。
對應PIN0的通道6以進一步細節表示於圖1之左側。如此允許接腳4被連結到開關8，其使得接腳4選擇性地連結到類比輸入線10，用來提供類比輸入給微處理器上它處。另外，開關8可將接腳4連結到用於數位輸入/輸出配置的接頭12，容後詳述。開關係由「類比啟用」控制線14加 以控制，當微處理器期望接收類比輸入時，該控制線14係走高。
數位輸入/輸出配置接頭12係連接兩個開關16、18。此等開關中之第一者16允許接腳4連結到輸出緩衝器20。開關16係由「方向覆寫」線22控制。到輸出緩衝器20的輸入係由又一個開關24控制，其允許緩衝器20自一中間模組連結到輸出線26，用以建置SET工作及CLR工作，容後詳述，或用來自微處理器中之一特定模組透過PIN[0].OUT暫存器28提供尋常輸出。開關24係藉「輸出覆寫」線30控制，其因而允許接腳4被強制到輸出線26上的該值。
在數位輸入端上，在「輸入覆寫」線34之控制之下，開關18選擇性地連結接腳4至輸入緩衝器32。如此允許一周邊接手GPIO接腳的控制，使用該接腳作為輸出來斷開輸入緩衝器32，此點為有利的原因在於即便不使用時輸入緩衝器仍然消耗能源。輸入緩衝器32係連接到輸入線、由CPU使用來找出接腳4的狀態之PIN[0].IN暫存器38、及感測模組40，其感測何時輸入走高及然後產生PIN0.DETECT信號42。
針對其它接腳PIN1-PIN31提供對應配置。
使用中，模組2的作用類似習知通用輸入/輸出模組。因此接腳4能夠用來藉由設定類比啟用線14為高而接收類比輸入。接腳4也能夠用來藉由設定類比啟用線14為低而用作為數位輸出接腳，設定輸入覆寫線35為高來關閉開關18，及設定方向覆寫線22為低來開啟開關16。雖然於大部 分情況下，期望有開關16、18中之一者為開啟而另一者為關閉，但可有兩者皆為關閉的情況。接腳4可用於藉將類比啟用線14設定為低而作為數位輸入接腳，將輸入覆寫線35設定為低而開啟開關18，及將方向覆寫線22設定為高而關閉開關16。
於後述情況下，接腳4通常提供自PIN[0].OUT暫存器28的輸出。然而若要求藉驅動高而SET接腳4或藉驅動低而CLR接腳4，則使得輸出覆寫線30為高，其連結輸出緩衝器20到輸出線26來據此驅動其為高或低。
依據本發明，使用稱作為通用輸入/輸出工作及事件(GPIOTE)模組的另一個模組(未顯示於圖中)以使用工作及事件來存取GPIO模組2中之接腳4。當一接腳4的狀態改變時，GPIOTE模組產生事件，其可用來經由周邊-周邊介面(PPI)系統進行工作，該系統允許周邊裝置彼此通訊而未使用CPU，其係以進一步細節描述於WO 2013/088121。
GPIOTE模組也允許周邊裝置驅動GPIO模組2來使用SET及CLR工作而改變GPIO接腳2上的狀態。GPIOTE模組具有多個通道，例如8個，其可分配給特定接腳4，藉此於任何時間只有一個此種通道可連結到一給定接腳。GPIOTE模組連結到對應接腳4的輸出線26及輸出覆寫線30。此等GPIOTE通道可由其它周邊裝置使用PPI存取來產生工作。各個GPIOTE通道有三個可用工作：SET、CLR及稱作為OUT的可組配工作，其可用來設定、清除或撥鈕切換一給定接腳。與例如PIN0相關聯的GPIOTE通道可將輸出 覆寫線30驅動為高來推送施加至輸出線26的位準到接腳4。
然而又復，依據本發明，GPIOTE模組在不同PPI通道上的周邊裝置間仲裁用以針對一給定GPIOTE通道設定衝突工作來將一接腳驅動為低或高。此點將參考圖2容後詳述，圖2顯示由各個GPIOTE通道施加的順位之一表。
於參考圖2描述之建置中，可組配的OUT工作被給定最高，接著為CLR，及然後為SET。考慮頭兩列，若第一周邊裝置以設定「None」請求OUT工作，其指示接腳4的狀態應該無改變，則接腳4將不會改變，即便另一個周邊裝置試圖同時起始SET或CLR工作亦復如此。
考慮第三列及第四列，若第一周邊裝置以LoToHi設定請求OUT工作，其指示輸出須走低至高(相當於SET工作)，則接腳4被驅動為高，而與由第二周邊裝置請求的工作獨立無關。同理，參考第五列及第六列，若第一周邊裝置以HiToLo設定請求OUT工作，其指示輸出須走高至低(相當於CLR工作)，則接腳4被驅動為低，而與由第二周邊裝置請求的工作獨立無關。
參考第七列，若第一周邊裝置請求CLR工作及第二周邊裝置請求SET工作，則CLR工作被給定優先，及接腳被驅動為低。
2‧‧‧GPIO模組
4‧‧‧接腳
6‧‧‧通道
8、16、18、24‧‧‧開關
10‧‧‧類比輸入線
12‧‧‧接頭
14‧‧‧類比啟用線
20‧‧‧輸出緩衝器
22‧‧‧方向覆寫線
26‧‧‧輸出線
28‧‧‧PIN[0].OUT暫存器
30‧‧‧輸出覆寫線
32‧‧‧輸入緩衝器
34‧‧‧輸入覆寫線
36‧‧‧輸入線
38‧‧‧PIN[0].IN暫存器
40‧‧‧感測模組
42‧‧‧PIN0.DETECT信號

Claims (9)

  1. 一種積體電路微處理器裝置，其包含一中央處理單元(CPU)及具有至少一個外部接頭的一通用輸入或輸出子系統，該外部接頭係經組配以取決於該通用輸入或輸出子系統中之一相關聯的設定而提供一輸入至或一輸出自該裝置，其中在該裝置上的至少又一個模組係經組配而能夠請求可控制該外部接頭的一狀態的至少一第一或一第二工作，該通用輸入或輸出子系統係經組配，當接收到針對該第一及第二工作之衝突請求時，施加一預定順位來允許該等工作中只有一者被施加至該外部接頭。
  2. 如請求項1之裝置，其係經配置而忽略來自一非優先排序工作的信號。
  3. 如前述請求項中任一項之裝置，其中該第一工作包含指定一邏輯高給該輸出。
  4. 如前述請求項中任一項之裝置，其中該第二工作包含指定一邏輯低給該輸出。
  5. 如前述請求項中任一項之裝置，其中該通用輸入輸出(GPIO)子系統包含一GPIO模組經配置以管理該(等)外部接頭及一中間模組經配置以施加該預定順位而透過該GPIO模組控制該(等)外部接頭。
  6. 如請求項5之裝置，其中該中間模組包含一或多個通道其可與該或各個外部接頭相關聯及其係經配置以改變 該相關聯的外部接頭之該狀態為高或低。
  7. 如請求項5或6之裝置，其中該中間模組通道係經配置以從連結到在該微處理器上的一或多個進一步模組的多個通道接收信號。
  8. 如請求項7之裝置，其係經配置來同時接收該等信號。
  9. 如前述請求項中任一項之裝置，其中該預定順位係以軟體決定。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201909270D0 (en) * 2019-06-27 2019-08-14 Nordic Semiconductor Asa Microcontroller system with GPIOS
CN111752223B (zh) * 2020-06-29 2022-04-01 配天机器人技术有限公司 信号配置方法、输入输出设备及计算机存储介质
US11474964B2 (en) * 2020-10-28 2022-10-18 Moxa Inc. Configurable input/output device and operation method thereof
CN113268026B (zh) * 2021-05-20 2023-02-28 无锡矽杰微电子有限公司 一种mcu芯片的管脚配置方法
KR20230049421A (ko) * 2021-10-06 2023-04-13 삼성전자주식회사 데이터를 처리하는 전자 장치 및 그 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1182550A3 (en) * 2000-08-21 2006-08-30 Texas Instruments France Task based priority arbitration
US6981090B1 (en) * 2000-10-26 2005-12-27 Cypress Semiconductor Corporation Multiple use of microcontroller pad
US6971004B1 (en) * 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
KR20030046239A (ko) * 2001-12-05 2003-06-12 엘지전자 주식회사 피씨아이 버스를 이용한 지피아이오 보드 장치 및 그 제어방법
US6998871B2 (en) * 2002-11-29 2006-02-14 Sigmatel, Inc. Configurable integrated circuit for use in a multi-function handheld device
GB2405025B (en) * 2003-08-12 2006-05-17 Hitachi Ltd Recording/reproducing apparatus for video/audio signals
US6894632B1 (en) * 2004-01-14 2005-05-17 Northrop Grumman Corporation Programmable analog-to-digital converter
KR100564610B1 (ko) * 2004-02-04 2006-03-28 삼성전자주식회사 다중 방송 채널 신호를 디멀티플렉싱하는 디지털 방송수신기의 디멀티플렉서 및 디멀티플렉싱 방법
JP5125890B2 (ja) * 2008-08-28 2013-01-23 富士通セミコンダクター株式会社 調停装置及び電子機器
US20100125717A1 (en) * 2008-11-17 2010-05-20 Mois Navon Synchronization Controller For Multiple Multi-Threaded Processors
US9170844B2 (en) * 2009-01-02 2015-10-27 International Business Machines Corporation Prioritization for conflict arbitration in transactional memory management
US8179161B1 (en) * 2009-05-05 2012-05-15 Cypress Semiconductor Corporation Programmable input/output circuit
US9904646B2 (en) * 2011-09-27 2018-02-27 Microchip Technology Incorporated Virtual general purpose input/output for a microcontroller
JP2014056374A (ja) * 2012-09-12 2014-03-27 Renesas Electronics Corp 情報処理装置
US20150254198A1 (en) * 2013-03-15 2015-09-10 Google Inc. Methods and apparatus related to bus arbitration within a multi-master system
US9727499B2 (en) * 2013-11-07 2017-08-08 Netronome Systems, Inc. Hardware first come first serve arbiter using multiple request buckets
CN103699437B (zh) * 2013-12-20 2017-06-06 华为技术有限公司 一种资源调度方法及设备
US9563590B2 (en) * 2014-03-17 2017-02-07 Nxp Usa, Inc. Devices with arbitrated interface busses, and methods of their operation
US9939328B2 (en) * 2015-03-12 2018-04-10 Qualcomm Incorporated Systems, apparatus, and methods for temperature detection

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