JPH08503800A - パイプライン化されたデータの順序決めシステム - Google Patents

Abstract

(57)【要約】 データパイプライン化能力を有するパーソナルコンピュータとともに使用するためのデータ順序決めシステムが開示される。パーソナルコンピュータはメモリユニットまたはデータ入力／出力ユニットなどの１つ以上のデータ交換ユニットにデータ要求を発する中央処理装置（ＣＰＵ）を含む。データ順序決めシステムは中央処理装置（ＣＰＵ）によって伝送されたデータ要求を示す入力を受取る有限状態マシン（ＦＳＭ）を含む。入力によりＦＳＭはデータ要求の適切な順序を示す異なった出力状態をとる。ＦＳＭの状態出力はデータ交換ユニットとＣＰＵとの間のデータの伝送をイネーブルまたはディスエーブルするために使用され、発行されたデータ要求に対するデータ応答の適切な順序を保証する。

Description

【発明の詳細な説明】 パイプライン化されたデータの順序決めシステム 発明の背景 発明の分野 この発明はパイプラインデータシステムにおいて循環データを順序決めする装 置に関し、より特定的には、データパイプライン能力を有するＰＣにおいて循環 データを順序決めする装置に関する。関連技術の説明 過去に開発された多くのパーソナルコンピュータシステムは他のシステムコン ポーネント（たとえばメモリ記憶装置、入力／出力ユニットなど）にコマンドを 発し、これらのコンポーネントから受取ったデータを処理する中央処理装置（Ｃ ＰＵ）を含んでいる。典型的には、ＣＰＵは単一のコマンドまたは要求をシステ ムコンポーネントの１つ、たとえばメモリに発し、そのコンポーネントがこのコ マンドに応答するのを待つ。一旦メモリが応答を発すると、ＣＰＵは別のコマン ドを自由に発することができ、このコマンドは同じコンポーネントに発せられて もよいし、別のシステムコンポーネントに発せられてもよい。このように、これ らのシステムでは、未決定のコマンドは一度に１つだけであるので、ＣＰＵは指 定されたシステムコンポーネントが発せられたコマンドに対する応答を発生する まで待たなくてはならない。 パーソナルコンピュータの効率および処理容量を増大さ せるための努力の中で、インテル（Intel）（登録商標）ＰＥＮＴＩＵＭプロセ ッサなどの新しい世代のデータパイプライン化コンピュータが開発されてきた。 データパイプライン化システムにより一度に１つより多い要求が伝送されるよう になり、いかなる所与の時間にも２つ以上のコマンド要求が未決定であることが 可能になる。このようなパイプライン化能力を含むパーソナルコンピュータシス テムは第１のコマンドを発し、その後第１のコマンドに対する応答を受取る前に 第２のコマンドを発することが可能である。 パーソナルコンピュータのデータパイプライン化に伴う１つの問題はデータ要 求および応答を管理することである。たとえば、ＣＰＵが第１のコマンドを比較 的遅いメモリユニットに発し、その後第１のメモリユニットから応答を受取る前 に第２のコマンドをより速いメモリユニットに発すると、第２の速い方のメモリ ユニットが第１のメモリユニットが応答を発する前に応答を発することが起こり 得る。ＣＰＵはしたがって逆の順序で応答を受取ることになり、第２の応答が第 １のコマンドに与えられ、一方第１の応答が第２のコマンドに与えられることに なる。 したがって、データ応答の発行を順序決めし、正しい応答が常に対応のＣＰＵ コマンドに与えられるようにするデータ管理システムが必要である。 発明の概要 この発明の１つの局面は、パーソナルコンピュータデータパイプライン化シス テムでデータを管理するデータ管理システムである。このパイプライン化システ ムは中央処理装置（ＣＰＵ）と、データ通信バスと、複数のデータ発生装置とを 含む。以下に説明されるパイプライン化システムは、データ発生装置からの応答 の受信前にせいぜい２つのデータ要求しかＣＰＵによって発せられないように構 成されるが、本願はより多くの数の要求を処理するように拡張され得る。このデ ータ管理システムは各データ発生装置に関連する選択回路を含む。選択回路はＣ ＰＵからのデータ要求を受取り、１つのデータ要求がそのデータ発生装置に向け られたときに選択信号を出力する。各データ発生装置に関連して状態マシンが設 けられる。状態マシンはその関連のデータ発生装置に関連する選択回路からの選 択信号を受取り、かつ他のデータ発生装置に関連する選択回路からの選択信号を 受取る。状態マシンはその関連のデータ発生装置を起動し、その関連のデータ発 生装置に関連する選択回路からのアクティブ選択信号が別のデータ発生装置の選 択回路からのアクティブ選択信号より前に発生した場合にデータをデータ通信バ スに出力する。 この発明の別の局面は、装置がパイプライン化されたデータシステムでデータ 要求に応答する順序を制御する制御装置である。この制御装置は各装置に関連す るデコーダを含む。デコーダは現在のデータ要求がその関連の装置に向 けられているかどうかを判断し、現在のデータ要求がその関連の装置に向けられ ている場合にはアクティブデコード信号を発生する。状態マシンが各装置に関連 して設けられる。状態マシンはその関連の装置に関連するデコーダからのアクテ ィブデコード信号を受取り、かつまた他の装置に関連するデコーダからのアクテ ィブデコード信号を受取る。状態マシンはさらに前のデータ要求の完了を示すサ イクル終了信号を受取る。状態マシンはその関連の装置に関連するデコーダから のアクティブデコード信号が現在の最も早いアクティブデコード信号であると判 断した場合にアクティブ選択信号を発生する。この装置はアクティブ選択信号に 応答し、データをパイプライン化されたデータシステムに出力する。 この発明のさらに他の局面は、第１のデータ発生装置と、第２のデータ発生装 置と、第１および第２のデータ発生装置からのデータに対する要求を発する第１ の装置とを含むパイプライン化されたデータシステムである。第１の装置は第１ のデータ要求を発し、第１のデータ要求に対する応答を待つことなく第２のデー タ要求を発する。このシステムは第１のデータ発生装置に関連する第１のデコー ダと第１のコントローラとを含み、さらに第２のデータ発生装置に関連する第２ のデコーダと第２のコントローラとを含む。第１のデコーダは第１および第２の 要求のどちらもが第１のデータ発生装置に向けられるときを判断し、第１のデー タ発生装置に向けられた各要求に対して第１のアクティブ選択信号を発生する。 第２のデコーダは第１および第２の要求のどちらもが第２のデータ発生装置に向 けられるときを判断し、第２のデータ発生装置に向けられた各要求に対して第２ のアクティブ選択信号を発生する。第１のコントローラは第１および第２のデコ ーダからのアクティブ選択信号に応答し、第１のアクティブ選択信号が第２のデ ータ発生装置が応答していないいかなる第２のアクティブ選択信号より前に発生 した場合に第１のデータ発生装置にデータをパイプライン化されたデータシステ ムに出力させる。第２のコントローラは第１および第２のデコーダからのアクテ ィブ選択信号に応答し、第２のアクティブ選択信号が第１のデータ発生装置が応 答していないいかなる第１のアクティブ選択信号より前に発生した場合に第２の データ発生装置にデータをパイプライン化されたデータシステムに出力させる。 図面の簡単な説明 図１はパーソナルコンピュータシステムの主要な内部機能要素を示す概略ブロ ック図である。 図２は図１のメモリユニットの主要内部機能要素の各々を示す単純化された概 略ブロック図である。 図３Ａは有限状態マシン（ＦＳＭ）の状態、およびＦＳＭを別の状態に遷移さ せる様々な入力の効果を示す状態図である。 図３Ｂは一般バブル出力状態および遷移経路入力ビットを有する典型的な状態 バブルおよび遷移経路を示す。 図４はＦＳＭの１つの好ましい実現例を示す概略ブロック図である。 発明の詳細な説明 図１はパーソナルコンピュータシステム１００（破線によっておおむね示され る）の主要内部機能要素を示す概略ブロック図である。パーソナルコンピュータ システム１００はデータパイプライン化能力を含み、一実施例では、有利にはＡ ＳＴ ＰＥＮＴＩＵＭベースのコンピュータである。コンピュータシステム１０ ０は中央処理装置（ＣＰＵ）１１０と、第１のメモリユニット（ＭＥＭ１）１１ ５と、第２のメモリユニット（ＭＥＭ２）１２０と、入力／出力（Ｉ／Ｏ）ユニ ット１２５とを含む多くの内部データ発生ユニットを有する。ＣＰＵ１１０はた とえばＩＮＴＥＬ（登録商標）ＰＥＮＴＩＵＭマイクロプロセッサチップでもよ い。第１および第２のメモリユニット１１５、１２０は、ＭＩＣＲＯＮから入手 可能なＤＲＡＭモデルＮｏ．ＭＴ１８Ｄ２３６に基づくメモリアレイでもよく、 Ｉ／Ｏユニット１２５はたとえば磁気ディスクメモリ（つまりハードディスクド ライブ）でもよい。 ＣＰＵ１１０、メモリユニット１１５、１２０および入力／出力ユニット１２ ５はすべて有限状態マシン（ＦＳＭ）１３０を含む。ＣＰＵ１１０、メモリユニ ット１１５、１ ２０およびＩ／Ｏユニット１２５はアドレスバス、データバス、および制御バス （図２により明瞭に示される）を含み得るバス１４０を経て通信する。 図２は図１のメモリユニット１１５の主要内部機能要素の各々を示す単純化さ れた概略ブロック図である。メモリユニット１１５の描写は典型的なものであり 、本願のパイプライン化されたデータ順序決めシステムの構造および動作を例示 するために主として含まれることが理解されなければならない。したがって、デ ータ順序決めシステムの構造および動作をメモリユニット１１５を参照して説明 するが、メモリユニット１１５を参照して説明されるデータ順序決めシステムの 実現例はデータを交換する他のコンポーネント（たとえばＣＰＵ１１０、Ｉ／Ｏ ユニット１２５など）のいずれに対しても本質的に同じ態様で達成され得ること は当業者によって理解されるであろう。 メモリユニット１１５はバス２０４、２０６を経てランダムアクセスメモリ（ ＲＡＭ）アレイ２１０と通信するメモリコントローラ２００を含む。ＲＡＭ２１ ０はさらにバス２１５を経て１組のトランシーバ２２０に接続する。トランシー バ２１５はまた線２２５を経てメモリコントローラ２００に接続される。 メモリコントローラ２００はＯＭＨＩＴ線２３３を経てＦＳＭ１３０と通信す るアドレスデコーダ２３０を含む。ＦＳＭ１３０は通信線２３８を経て有限状態 マシンコント ローラ２４０と通信する。ＦＳＭコントローラ２４０およびデコーダ２３０もま た両方向バス２４５を経て通信する。デコーダはバス２０４を経てＲＡＭアレイ ２１０にアドレスを伝え、一方ＦＳＭコントローラ２４０はＲＡＭアレイ２１０ およびトランシーバ２２０とバス２０６および線２２５を経てそれぞれ通信する 。デコーダ２３０、ＦＳＭ１３０およびＦＳＭコントローラ２４０ならびに他の 支援回路（図示せず）は好ましくは単一の集積回路内で実現される。 制御バス２５０はデコーダ２３０、ＦＳＭ１３０、およびＦＳＭコントローラ ２４０と通信し、制御信号入力を与える。アドレスバス２０６はデコーダ２３０ と通信し、入カデータアドレスを与える。ＲＡＭアレイ２１０はバス２１５およ びトランシーバ２２０を経てデータをデータバス２７０に出力する。 メモリユニット１１５はアドレスバス２６０および制御バス２５０を経てアド レスおよび制御信号を受取り、これらのアドレスおよび制御信号に応答してデー タをバス２７０上に出力することによって動作する。始めに、データアドレスは アドレスバス２６０を経て伝送され、デコーダ２３０の入力に与えられる。デコ ーダ２３０は与えられたアドレスがＲＡＭアレイ２１０内のデータメモリロケー ションに対応するかどうかを決定する。もし与えられたアドレスがＲＡＭ２１０ 内のメモリロケーションに対応していな ければ、デコーダ２３０は与えられたアドレスを無視し、メモリユニット１１５ はイナクティブのままである。しかしながら、与えられたアドレスがＲＡＭアレ イ２１０内のデータメモリロケーションに対応すれば、デコーダ２３０はローカ ル「マイン」信号、ＯＭＨＩＴを発生する。ＯＭＨＩＴはアドレスバス２６０上 のアドレスがメモリユニット１１５に属し、いかなる他のデータ交換装置にも属 さないことを示すローカル信号である。デコーダ２３０は線２３３を経てＯＭＨ ＩＴ信号をＦＳＭ１３０に伝送する。ＦＳＭ１３０は、以下に論じられるように 、線２３８を経て信号をＦＳＭコントローラ２４０に選択的に発生することによ って応答する。ＦＳＭコントローラ２４０はＦＳＭコントローラに関連するロー カルメモリがアドレス指定され、かつ現在の最も古い要求がローカルメモリに向 けられていれば、ＲＡＭアレイ２１０にアクセスを開始することによって応答す る。デコーダ２３０はまた線２８２を経て制御バス２５０に「マイン」信号を出 力として与え、そこでこの信号は他のデータ発生ユニットのデコーダからの「マ イン」信号とＯＲをとられ、グローバル「マイン」信号「ＭＨＩＴ」を発生する 。デコーダ２３０および他のデータ発生ユニットのデコーダからのＭＨＩＴ信号 は入力としてＦＳＭ１３０に与えられる。 ＲＡＭアレイ２１０は行アドレス入力および列アドレス入力を経てアクセス可 能であるように典型的には構成され るので、ＦＳＭコントローラ２４０はデコーダ２３０にバス２０４を経てまず行 アドレス入力を伝送し、次に列アドレス入力を伝送するように命令する。デコー ダ２３０は入来アドレスを記憶し、ＲＡＭアレイが起動されたとき適切なアドレ スをＲＡＭアレイ２１０に送るための記憶および多重化能力（図示せず）を含む ことは当業者によって理解されるであろう。ＦＳＭコントローラ２４０はまたバ ス２０６を経て信号をＲＡＭアレイ２１０に伝送し、入来アドレスが列アドレス であるか行アドレスであるかを示す。一旦デコーダ２３０がメモリアレイ２１０ 内の選択されたメモリロケーションをアドレス指定すると、ＲＡＭアレイ２１０ はアクセスされたメモリロケーションに記憶されたデータをバス２１５を経て出 力する。このデータはトランシーバ２２０の入力に与えられ、その後トランシー バ２２０がイネーブルされたときデータバス２７０に与えられる。ＲＡＭアレイ ２１０からのデータはその後処理のためにＣＰＵ１１０に行く。ＦＳＭコントロ ーラ２４０はサイクルが完了したときアクティブのサイクル終了（ＥＯＣ）信号 を線２８４上で発生する。ＥＯＣ信号は制御バス２５０を経て他のデータ発生ユ ニットのＦＳＭコントローラから来たＥＯＣ信号とＯＲをとられる。 ＦＳＭコントローラ２４０は線２２５を経てトランシーバ２２０をイネーブル またはディスエーブルする。ＦＳＭコントローラ２４０はＦＳＭ１３０が適切な イネーブル信 号をＦＳＭコントローラ２４０に与えたときトランシーバ２２０をイネーブルす る。ＦＳＭ１３０、ＦＳＭコントローラ２４０、およびトランシーバ２２０は、 ここに説明されるようなデータパイプライン化システムにおけるデータの誤順序 決めを防ぐ選択遅延回路として効果的に作用する。つまり、ＦＳＭ１３０、ＦＳ Ｍコントローラ２４０、およびトランシーバ２２０は、ＣＰＵからのすべての以 前のデータ要求に対する応答が行なわれてしまうまでメモリユニット１１５から のデータの伝送を防ぐ。パイプライン化されたデータ要求を順序決めする方法は 、図３Ａおよび３Ｂの状態図を参照して以下により詳細に論じる。 図３ＡはＦＳＭ１３０の１つの状態図であり、図３Ｂと関連して、ＦＳＭ１３ ０の状態およびＦＳＭ１３０を別の状態に遷移させる様々な入力の効果を示す。 ＦＳＭ１３０の主要な機能はパイプライン化されたデータの誤順序決めを防ぐこ とである。このように、状態の各々に対応する状態はパイプライン化されたデー タの誤順序決めを防ぐための手順となる。ＦＳＭ１３０はＣＰＵ１１０および他 のデータ交換ユニット（たとえばメモリユニット１２０、Ｉ／Ｏユニット１２５ など）から制御入力を受取る。入力信号はＣＰＵデータ要求の状態および他のデ ータ交換ユニットによる応答を示す。１つの好ましい実施例において、ＦＳＭ１ ３０は３つの入カビットＩ₀、Ｉ₁およびＩ₂（図３Ｂ）を受取り、これらはＣＰ Ｕデータ要求の状態および他 のデータ交換ユニットによる応答を示す。入力ビットＩ₀はサイクル終了（ＥＯ Ｃ）信号（つまり、データサイクルが現在アクティブのユニットよって完了した ことを示すシステムワイド信号）の値を表わす。入力ビットＩ₁はローカル「マ イン」信号ＯＭＨＩＴ（つまりデータ交換ユニット内の、所与のデータ要求がそ のユニットに属することを示すローカル信号）の値を表わす。このように、メモ リユニット１１５のＦＳＭ１３０では、ビットＩ₁は線２３３上でデコーダ２３ ０によって発生されたローカルＯＭＨＩＴ信号の値を表わす。入力ビットＩ₂は データ交換ユニットのどれかがデータ要求を受取ったことを示すグローバル「マ イン」信号ＭＨＩＴの値を表わす。ＭＨＩＴ信号はたとえば入力としてデータ交 換ユニットの各々からのＯＭＨＩＴ信号を有するＯＲゲート（図示せず）の出力 をとることによって発生され得る。このように、ビットＩ₂の値はＦＳＭのすべ て（つまりＣＰＵ１１０のＦＳＭ、メモリユニット１１５のＦＳＭなど）内で同 一になるであろう。なお、ここに説明される実施例では、入力ビットＩ₁および Ｉ₂はアクティブローである。したがって、簡単にいうと、入力ビットＩ₂、Ｉ₁ およびＩ₀はデータ要求がデータ交換ユニットのいずれかによって受取られたか どうか、データ要求がその特定のユニットに向けられていたかどうか、およびデ ータサイクルが完了したかどうかを各ＦＳＭ１３０に示す。 入力ビットＩ₀、Ｉ₁およびＩ₂に応答して、ＦＳＭ１３０の４つの状態出力Ｏ₀ 、Ｏ₁、Ｏ₂およびＯ₃は図３Ａの状態図に示されるように変化する。状態出力ビ ットはシステム１００内のアクティブおよび未決定の要求の状態を表わす。アク ティブ要求とはＣＰＵ１１０が現在応答を待っているデータ要求であり、一方未 決定の要求とはアクティブ要求の発行後であってアクティブ要求に対する応答の 前にＣＰＵ１１０によって発せられたデータ要求である。 図３ＢはＦＳＭ１３０の状態変数の各々の要約を与える。状態出力ビットＯ₀ は変数ＰＳＥＬの値を表わす。変数ＰＳＥＬは各メモリ交換ユニット内のローカ ル変数であり、そのメモリ交換ユニットが未決定の要求のオーナであるかどうか を示す。状態出力ビットＯ₁は変数ＰＮＤの値を表わす。変数ＰＮＤはＦＳＭ１ ３０のすべてに共通のグローバル変数であり、未決定のデータ要求がデータ交換 ユニットのいずれか１つ内で開始されたかどうかを示す。状態出力ビットＯ₂は 変数ＡＣＴの値を表わす。変数ＡＣＴもまたデータ交換ユニットのすべてに共通 のグローバル変数であり、アクティブデータ要求がデータ交換ユニットのいずれ か１つで開始されたかどうかを示す。状態出力ビットＯ₃は変数ＡＳＥＬの値を 表わす。変数ＡＳＥＬは各データ交換ユニットのＦＳＭ１３０内のローカル変数 であり、そのデータ要求ユニットがアクティブデータ要求のオーナであるかどう かを示す。これらの４つの状態出力ビット（Ｏ₀ 、Ｏ₁、Ｏ₂およびＯ₃）は各ＦＳＭ１３０の状態を構成し、状態バブル内で表わ され、一方入力ビット（Ｉ₀）Ｉ₁およびＩ₂）は状態図３Ａの状態バブル間の経 路に沿って表わされる。 状態出力ビットが取り得る１６の考えられる組合せがあり、入力ビットが取り 得る８つの考えられる組合せがあるが、これらの可能性のすべてが状態図３Ａに 表わされているわけではないことに注意しなければならない。なぜなら、これら の組合せの多くは有効ではなく、したがってシステム１００の通常動作の間に入 力されないからである。特に、アクティブ要求なしで未決定の要求があることを 示す出力状態値（つまり状態０００１、００１０、および００１１）は無効であ る。同様に、特定のアクティブ要求または特定の未決定の要求がローカルＦＳＭ １３０のデータ交換ユニットに属する一方で、グローバルアクティブまたは未決 定の要求は何も示されないことを示す状態（つまり状態０００１、０１０１、１ ０００）１００１、１０１０、１０１１、および１１０１）も同様に無効である 。なぜなら、ローカル要求は自動的にグローバル要求を発生するからである。入 力ビットの場合には、状態１００および１０１（第１の２つのビットＩ₂および Ｉ₁がアクティブローであることを思い出す）はローカルデータ要求が行なわれ たがグローバル要求は何も示されなかったことを示すので無効である。 システム１００は一般に状態００００で動作を開始する。システム１００はシ ステムリセットによって、または別の状態からの遷移によって状態００００に到 達し得る。状態００００はＣＰＵ１１０からの未解決のデータ要求が何もない状 態を示す。この状態はＣＰＵ１１０がデータを処理している、またはシステム１ ００がイナクティブであることを一般に示す。状態００００では、ある入力ビッ ト組合せはシステム１００の通常動作の間不可能である。つまり、ＥＯＣを示す がデータ要求を何も示さない入力状態１１１１はアクティブデータ要求がないの で、かつその結果サイクル終了はあり得ないので不可能である。ＦＳＭ１３０は ＦＳＭ１３０への入力ビットがＥＯＣのないデータ要求がＣＰＵ１１０によって 発せられたことを示すまで状態００００のままである。このように、状態図に示 されるように、ＦＳＭ１３０は００１（ＥＯＣと同時のローカルデータ要求）、 ０１１（ＥＯＣと同時のグローバルデータ要求）、および１１０（データ要求な しおよびＥＯＣなし）の入力に対して状態００００のままである。しかしながら 、０１０（ＥＯＣのないグローバルデータ要求）の入力、または０００（ＥＯＣ のないローカルおよびグローバルデータ要求）の入力によりＦＳＭ１３０は状態 を変えるであろう。 ０００の入力によりＦＳＭ１３０は状態１１００に遷移する。状態１１００は ローカルデータ交換ユニット（つまりその状態が図３Ａの状態図に描かれるＦＳ Ｍ１３０を含 むユニット）へのデータ要求がアクティブであり、かつシステム内に未決定のデ ータ要求かないことを示す。０１０の入力によりＦＳＭ１３０は状態０１００に 遷移する。状態０１００は別のデータ交換ユニットへのデータ要求がアクティブ であり、かつシステム１００内に未決定のデータ要求がなにもないことを示す。 状態０１００のときに、ＦＳＭ１３０は入力ビット組合せに依存して４つの異 なった状態のいずれか１つに遷移してもよいし、または同じ状態のままであって もよい。たとえば、入カビットが１１０（ＣＰＵＩＩＯからの新しいデータ要求 なしおよびＥＯＣなし）または０１１（ＥＯＣと同時のグローバルデータ要求） であれば、ＦＳＭ１３０は状態０１００のままである。グローバル要求がＥＯＣ と同時に発せられたときにＦＳＭ１３０が状態０１００のままである理由は、古 いアクティブデータ要求がＥＯＣによってクリアされるとすぐ、それは直後の新 しいグローバルアクティブ要求によって取って変わられ、ＦＳＭ１３Ｏは決して 実際に状態０１００を離れることはないということである。 ＦＳＭ１３０が状態０１００にある間の１１１（ＥＯＣを有する新しいデータ 要求なし）の入力ビット組合せはアクティブデータ要求が何もないことを示し、 ＦＳＭ１３０は状態００００に戻る。 ＦＳＭ１３０が状態０１００にある間の０１０（ＥＯＣ なしのグローバルデータ要求）の入力ビット組合せによりＦＳＭ１３０は状態０ １１０に遷移する。状態０１１０はアクティブおよび未決定のデータ要求が他の データ交換ユニットに対して行なわれたことを示す。したがって、ＣＰＵ１１０ は現在２つの応答を待っている。ここに説明される実施例では、システム１００ は一度に２つの未解決の要求しか処理できないので、新しいデータ要求がＣＰＵ １１０によって発せられたことを示すすべての入力ビット組合せ（つまり入力ビ ット組合せ０００、００１、０１０、０１１）は、ＦＳＭ１３０が状態０１１０ にある間無効である。したがって、入力ビット組合せが１１０（新しいデータ要 求なしおよびＥＯＣなし）であれば、ＦＳＭ１３０は状態０１１０のままである が、入力ビット組合せが１１１（新しいデータ要求なしおよびＥＯＣあり）であ れば、この入力によりＦＳＭは状態０１００に戻る。 ＦＳＭ１３０が状態０１００にある間の００１（ＥＯＣと同時のローカルデー タ要求）の入力ビット組合せは、グローバルアクティブ要求がクリアされ新しい ローカルデータ要求によって取って変わられたことを示す。したがって、ＦＳＭ １３０はアクティブデータ要求がローカルデータ交換ユニットに発せられたこと を示す状態１１００に遷移する。状態１１００については以下により詳細に論じ る。 ＦＳＭ１３０が状態０１００にある間の０００（ＥＯＣのないローカルデータ 要求）の入力ビット組合せによりＦ ＳＭ１３０は状態０１１１に遷移する。状態０１１１はアクティブデータ要求が ある他のデータ交換ユニットに属し、一方未決定の要求はローカルデータ交換ユ ニットに属することを示す。状態０１１０の場合のように、ＣＰＵ１１０からの 新しいデータ要求の発行を示す入力はＦＳＭ１３０が状態０１１１のままである 間無効である。なぜなら２つのデータ要求が既に未決定であり、プロセッサは第 ３のデータ要求を発行しないからである。このように、入力ビットが１１０（新 しいデータなしおよびＥＯＣなし）のとき、ＦＳＭは状態０１１１のままである 。しかしながら、１１１（新しいデータなしおよびＥＯＣあり）の入力ビット組 合せはアクティブ要求がクリアされることを示す。未決定の要求はしたがってア クティブになり、ＦＳＭ１３０は状態１１００に遷移する。 ＦＳＭ１３０が状態１１００にある（アクティブデータ要求はローカルデータ 交換ユニットに属する一方で、未決定の要求はないことを示す）間、ＦＳＭ１３ ０は入力ビット組合せによって決定されるように、４つの異なった状態の１つに 遷移してもよいし、状態１１００のままであってもよい。もし入力ビットが１１ ０（新しいデータ要求なしおよびＥＯＣなし）であれば、ＦＳＭ１３０は状態１ １００のままである。同様に、入力ビットが００１（ＥＯＣと同時のローカルデ ータ要求）であれば、ＦＳＭ１３０は同様に状態１１００のままであろう。なぜ なら、ＥＯＣは古 いローカルアクティブデータ要求をクリアし、新しいローカルアクティブデータ 要求が直ちに以前の要求に取って変わるからである。 ＦＳＭ１３０が状態１１００にある間に入力ビットが０１１（ＥＯＣを有する グローバルデータ要求）であれば、ＦＳＭ１３０は状態０１００に遷移するであ ろう。なぜなら、ＥＯＣは以前のローカルアクティブデータ要求をクリアし、Ｃ ＰＵ１１０によって発行された新しいグローバルデータ要求が以前の要求に取っ て変わるからである。このように、ＦＳＭ１３０はグローバルアクティブ要求が 未解決であることを示す状態（つまり状態０１００）に入る。 ＦＳＭが状態１１００にある間の１１１（新しいデータ要求なしおよびＥＯＣ あり）の入力ビット組合せは、アクティブ要求がクリアされ、かつアクティブ要 求にとって変わる新しい要求がなかったことを示す。したがって、ＦＳＭ１３０ は未解決のデータ要求がなにもないことを示す状態００００に入る。 ＦＳＭ１３０が状態１１００にある間に入力ビットが０００（ＥＯＣのない新 しいローカルデータ要求）であれば、ＦＳＭ１３０は状態１１１１に遷移する。 状態１１１１はアクティブおよび未決定のデータ要求が未解決であり、かつアク ティブおよび未決定のデータ要求はどちらもローカルデータ交換ユニットに属す ることを示す。同時に未解決のアクティブおよび未決定のデータ要求があるので 、新し いデータ要求がＣＰＵ１１０によって発せられたことを示す入力組合せはＦＳＭ １３０が状態１１１１にある間無効である。したがって、入力ビットは２つの組 合せ１１０および１１１しかとれない。もし入力ビットが１１０（新しいデータ 要求なしおよびＥＯＣなし）であれば、ＦＳＭは同じ状態（つまり状態１１１１ ）のままであろう。しかしながら、もし入力ビットが１１１（ＥＯＣを有する新 しいデータ要求なし）であれば、アクティブ要求はクリアされ、未決定のローカ ル要求はアクティブにされるであろう。したがって、ＦＳＭ１３０は状態１１０ ０に戻る（アクティブローカルデータ要求を示すが未決定のデータ要求は示さな い）。 ＦＳＭ１３０が状態１１００にある間に入力ビットが０１０（ＥＯＣのないグ ローバルデータ要求）であれば、ＦＳＭ１３０は状態１１１０に遷移する。状態 １１１０はアクティブローカルデータ要求および未決定のグローバルデータ要求 があることを示す。したがって、状態１１１０は新しいデータ要求がＣＰＵ１１ ０によって発行されたことを示すあらゆる入力の可能性を排除する。したがって 、もし入力ビット組合せが１１０（ＥＯＣのない新しいデータ要求なし）であれ ば、ＦＳＭは状態１１１０のままであるが、入力ビット組合せが１１１（ＥＯＣ を有する新しいデータ要求なし）であれば、アクティブローカル要求はクリアさ れ、未決定のグローバル要求がアクティブグローバル 要求になる。したがって、ＦＳＭ１３０は状態０１００に遷移し、グローバルア クティブデータ要求がシステム１００内で未解決であることを示す。 上述の態様で、ＦＳＭ１３０の各々は所与の入力に応答して状態から状態へ遷 移する。ＦＳＭ１３０の各々の出力状態はしたがってシステム１００全体のデー タ要求の状態を示す。各ＦＳＭ１３０はシステム１００全体のデータ要求の状態 を示す出力状態を有するので、ＦＳＭ１３０によって与えられる信号は、以下で より明らかにされるように、システム１００内のデータの適切な順序決めを保証 することが可能である。 図４はＦＳＭ１３０の１つの好ましい実現例を示す概略ブロック図である。な おＦＳＭ１３０のこの実現例はあたかもＦＳＭ１３０が複数の別個のコンポーネ ントを含むかのように図４に示されるが、ＦＳＭ１３０は単一の集積回路チップ 内で実現され得る。図４に示されるように、ＦＳＭ１３０は４つの８×１マルチ プレクサ（ＭＵＸ）４１０、４１２、４１４および４１６を含み、これらは選択 入力として入力ビットＩ₀（ＥＯＣ）、Ｉ₁（ＯＭＨＩＴ）、Ｉ₂（ＭＨＩＴ）を 線４０２、２３３、２８２に沿ってそれぞれ受取る。 マルチプレクサ４１０−４１６は線４３０−４３６に沿って４つのＤフリップ フロップ（ＤＦＦ）４２０−４２６にそれぞれ信号を送る。マルチプレクサ４１ ０−４１６に よって送られる信号は線４０２、２３３、２８２に沿って与えられた入力ビット の値によって決定される。たとえば、入力ビットＩ₀−Ｉ₂が０１１であれば、各 マルチプレクサ４１０−４１６の「３」入力に与えられる信号はそのマルチプレ クサの出力に送られ、したがって対応のＤフリップフロップ４２０−４２６の入 力に与えられる。マルチプレクサ４１０−４１６への「４」および「５」入力は 決して選択されないので（つまり入力１００および１０１は有効な入力組合せで はないので）接続されないことが理解されるであろう。 Ｄフリップフロップ４２０−４２６はその入力で与えられたデータを線４４０ 上でのクロックサイクルの発生時にその出力に送る。各Ｄフリップフロップ４２ ０−４２６もまた線４４２に接続されたアクティブローリセット入力を含む。し たがって、フリップフロップ４２０−４２６の各々の出力は論理「０」が線４４ ２に与えられたときにローにリセットする。フリップフロップ４２０−４２６の 出力は出力線２３８、４５２、４５４、４５６にそれぞれ与えられる。 線２３８、４５２、４５４、４５６上に存在する信号はＦＳＭ１３０の状態出 力を構成する。特に、線２３８上の信号は変数ＡＳＥＬであり、線４５２上の信 号は変数ＡＣＴであり、線４５４上の信号は変数ＰＮＤであり、線４５６上の信 号は変数ＰＳＥＬである。 これらの信号の各々はマルチプレクサ４１０−４１６の１つ以上の入力にフィ ードバックされる。特に、線２３８上の信号ＡＳＥＬ（ローカルデータ交換ユニ ットに属するアクティブデータ要求があることを示す）は、マルチプレクサ４１ ０の入力２および６とともに排他的ＮＯＲ（ＸＮＯＲ）ゲート４６０の第１の入 力にフィードバックされる。線４５２上の信号ＡＣＴ（ローカルデータ交換ユニ ット以外のデータ交換ユニットに属するアクティブデータ要求があることを示す ）は、マルチプレクサ４１２の入力１、３および６、マルチプレクサ４１４の入 力０および２、ならびにマルチプレクサ４１６の入力０にフィードバックされる 。信号ＡＣＴはまたＸＮＯＲゲート４６０の第２の入力にも与えられる。ＸＮＯ Ｒゲート４６０の出力はマルチプレクサ４１０の入力０に与えられる。線４５４ 上の信号ＰＮＤ（ローカルデータ交換ユニットに属さない未決定のデータ要求を 示す）は、マルチプレクサ４１２の入力７およびマルチプレクサ４１４の入力６ にフィードバックされる。最後に、線４５６上の信号ＰＳＥＬ（ローカルデータ 交換ユニットに属する未決定のデータ要求があることを示す）は、マルチプレク サ４１０の入力７およびマルチプレクサ４１６の入力６にフィードバックされる 。 マルチプレクサ４１０の入力３、マルチプレクサ４１４の入力１、３および７ 、ならびにマルチプレクサ４１６の入力１、２、３および７は直接接地される（ つまり論理ゼ ロまたは低電圧レベル）。マルチプレクサ４１２の入力０および２は直接Ｖｃｃ （ハイ）に接続される。したがって、選択可能な（つまり有効な）マルチプレク サ入力の各々はフィードバック入力、接地またはＶｃｃに接続される。 通常動作の間、図４に示されるように構成されたＦＳＭ回路は３つの入力ビッ トに応答して１組の４つの状態出力を与える。図４に示される回路の出力状態か ら出力状態への遷移は、入力ビットの値によって決定されるのであるが、図３Ａ の状態図に描かれた状態の遷移に正確に対応する。図４に示されたＦＳＭ回路の 動作を明らかにするために、以下に１つの入力／出力例を与える。 たとえば００００の出力状態および０１０の入力ビット（つまりＩ₀＝０、Ｉ₁ ＝１、およびＩ₂＝０）とすると、線２３８、４５２、４５４、４５６の各々上 の信号は論理０であり、一方選択されたマルチプレクサ入力はマルチプレクサ４ １０−４１６の各々に対して入力２であることは明らかである。したがって、マ ルチプレクサ４１０の出力で線４３０に与えられた信号は線２３８に与えられた 信号に等しいであろう（この場合ＡＳＥＬは０として与えられるので論理０）。 マルチプレクサ４１２の出力で線４３２に与えられた信号はＶｃｃに等しいであ ろう（つまり論理１）。マルチプレクサ４１４の出力で線４３４に与えられた信 号は線４５４に与えられた信号に等しいであろう（この場合ＡＣＴは０として与 えられるので論理０）。最後に、 マルチプレクサ４１６の出力で線４３６に与えられた信号は接地に等しいであろ う（つまり論理０）。マルチプレクサ４１０−４１６の出力の各々は対応のＤフ リップフロップ４２０−４２６の入力に与えられ、これらの信号はクロックパル スの発生時に出力線２３８、４５２、４５４、４５６にそれぞれ送られる。した がって、次の出力状態はＡＳＥＬ＝０、ＡＣＴ＝１、ＰＮＤ＝０、ＰＳＥＬ＝０ 、つまり０１００になるであろう。これは図３Ａの状態図に描かれるように０１ ０の入力が与えられたときの００００から０１００への状態遷移に対応する。 上に述べられたように、ＦＳＭ１３０はＦＳＭコントローラ２４０およびトラ ンシーバ２２０（図２）とともに選択遅延回路として作用し、メモリユニット１ １５への未決定のデータ要求がアクティブになるまでＲＡＭアレイ２１０からデ ータバス２７０へのデータの伝送を遅らせる。この遅延は線２３８に沿ってＦＳ Ｍ１３０によってＦＳＭコントローラ２４０に与えられるイネーブル信号によっ て達成される。線２３８上の信号がローのとき、これはデータを伝送すべきでな いことをＦＳＭコントローラ２４０に示す。ＦＳＭコントローラ２４０はしたが ってＲＡＭ２１０からデータバス２７０へのデータの伝送を防ぐディスエーブル 信号を線２２５に沿ってトランシーバ２２０に送る。未決定のローカルデータ要 求が一旦アクティブになると（たとえばデータ要求がアクティブであり、メモリ ユニッ ト１１５に属するとき）、これは要求されたデータがＲＡＭアレイ２１０からデ ータバス２７０に伝送されるべきであることを意味する。ＦＳＭ１３０はしたが ってＦＳＭコントローラ２４０にトランシーバ２２０をイネーブルするように命 令するイネーブル信号を線２３８に沿って発生する。 図４に示されるように、線２３８に沿うイネーブル信号は信号ＡＳＥＬとして Ｄフリップフロップ４２０の出力で発生される。ＡＳＥＬ信号はデータ要求がア クティブでありかつローカルであるときのみハイであり、イネーブル信号として のＡＳＥＬの使用によりメモリユニット１１５がＣＰＵ１１０からの前のデータ 要求に対する応答が行なわれるまでデータを出力しないことを保証する。 この発明はその精神または本質的な特徴から逸脱することなく他の形態で実施 され得る。たとえば、ＦＳＭ１３０は数個の異なった回路要素内で実現されても よいし、単一の集積回路チップ内で実現されてもよい。さらに、ＦＳＭ１３０は シフトレジスタなどの異なった回路コンポーネントを使用して実現されてもよい 。加えて、ＦＳＭ１３０の構成は３以上のＣＰＵデータ要求が同時に未解決であ るデータパイプライン化を与えるように拡張かつ修正可能である。したがって、 前述の説明は例示として考慮されるべきであり、制限として考慮されるべきでは ない。この発明の精神および範囲は添付の請求の範囲に鑑み理解されかつそ れによって規定されるべきである。

Claims (1)

1. 【特許請求の範囲】 １． パーソナルコンピュータデータパイプライン化システムにおいてデータを 管理するデータ管理システムであって、前記パイプライン化システムは中央処理 装置（ＣＰＵ）と、データ通信バスと、複数のデータ発生装置とを含み、前記パ イプライン化システムはさらにデータ発生装置から応答を受取る前に前記ＣＰＵ によって少なくとも２つのデータ要求が発せられるように構成され、前記データ 管理システムは 各データ発生装置に関連し、前記ＣＰＵからデータ要求を受取り、１つのデー タ要求が前記データ発生装置に向けられたとき選択信号を出力する選択回路と、 各データ発生装置に関連する状態マシンとを含み、前記状態マシンはその関連 のデータ発生装置に関連する前記選択回路からの前記選択信号を受取り、かつ別 のデータ発生装置に関連する選択回路からの選択信号を受取り、前記状態マシン はその関連のデータ発生装置を起動し、その関連のデータ発生装置に関連する前 記選択回路からのアクティブ選択信号が前記別のデータ発生装置の前記選択回路 からのアクティブ選択信号より前に発生したときにデータをデータ通信バスに出 力する、データ管理システム。 ２． パイプライン化されたデータシステムにおいて装置がデータ要求に応答す る順序を制御する装置であって、 各装置に関連するデコーダを含み、各デコーダは現在の データ要求がその関連の装置に向けられているかどうかを判断し、前記現在のデ ータ要求がその関連の装置に向けられている場合にはアクティブデコード信号を 発生し、 各装置に関連する状態マシンを含み、各状態マシンはその関連の装置に関連す る前記デコーダからの前記アクティブデコード信号を受取り、かつ他の装置に関 連するデコーダからのアクティブデコード信号を受取り、前記状態マシンはさら に前のデータ要求の完了を示すサイクル終了信号を受取り、前記状態マシンはそ の関連の装置に関連する前記デコーダからの前記アクティブデコード信号が現在 の最も早いアクティブデコード信号であると決定したときアクティブ選択信号を 発生し、前記装置は前記アクティブ選択信号に応答してデータを前記パイプライ ン化されたデータシステムに出力する、装置。 ３． 前記関連の装置のための前記状態マシンは、前記関連の装置が他のいかな るアクティブ要求より前に発生したアクティブ要求を有する場合にアクティブで ある第１の状態信号と、前記関連の装置が別のアクティブ要求後に発生したアク ティブ要求を有する場合にアクティブである第２の状態信号と、いずれかの装置 がアクティブ要求を有する場合にアクティブである第３の状態信号と、いずれか ２つの要求がアクティブである場合にアクティブである第４の状態信号とを発生 する、請求項２に記載の装置。 ４． パイプライン化されたデータシステムであって、 第１のデータ発生装置と、 第２のデータ発生装置と、 前記第１および第２のデータ発生装置からのデータに対する要求を発する第１ の装置とを含み、前記第１の装置は第１のデータ要求を発し、前記第１のデータ 要求に対する応答を待つことなく第２のデータ要求を発し、 前記第１のデータ発生装置に関連する第１のデコーダおよび第１のコントロー ラと、さらに 前記第２のデータ発生装置に関連する第２のデコーダおよび第２のコントロー ラとを含み、 前記第１のデコーダは第１および第２の要求のどちらもが前記第１のデータ 発生装置に向けられているときを判断し、前記第１のデータ発生装置に向けられ た各要求に対して第１のアクティブ選択信号を発生し、 前記第２のデコーダは前記第１および第２の要求のどちらもが前記第２のデ ータ発生装置に向けられているときを判断し、前記第２のデータ発生装置に向け られた各要求に対する第２のアクティブ選択信号を発生し、 前記第１のコントローラは前記第１および第２のデコーダからの前記アクテ ィブ選択信号に応答し、前記第１のデータ発生装置に、前記第１のアクティブ選 択信号が第２のデータ発生装置が応答していないいかなる第２のアクティブ選択 信号より前に発生したときに前記パイプライン化されたデータシステムにデータ を出力させ、 前記第２のコントローラは前記第１および第２のデコーダからの前記アクテ ィブ選択信号に応答し、前記第２のデータ発生装置に、前記第２のアクティブ選 択信号が第１のデータ発生装置が応答していないいかなる第１のアクティブ選択 信号より前に発生したときに前記パイプライン化されたデータシステムにデータ を出力させる、パイプライン化されたデータシステム。