JPH0772878B2 - デイジタル処理システム - Google Patents

デイジタル処理システム

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JPH0772878B2
JPH0772878B2 JP3212730A JP21273091A JPH0772878B2 JP H0772878 B2 JPH0772878 B2 JP H0772878B2 JP 3212730 A JP3212730 A JP 3212730A JP 21273091 A JP21273091 A JP 21273091A JP H0772878 B2 JPH0772878 B2 JP H0772878B2
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JP
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memory
column address
control signal
circuit
modules
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means

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  • Theoretical Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、特にページモードにおいてダイナミツクランダムア
クセスメモリ（ＤＲＡＭ）モジユールのアクセスを制御
するメカニズムを改善するものである。
【０００２】
【従来の技術】図１は、ダイナミツクランダムアクセス
メモリをページモードを介してアクセスすることにより
一連のデータを得るようにした従来の処理システムを示
す（破線１０３を除いて）。システムは１又は２以上の
独立したセントラルプロセツサ（ＣＰ）１１ａ〜１１ｎ
と、１又は２以上のメモリ制御装置（ＭＣ）１３ａ〜１
３ｉを内部に有するシステム接続ネツトワーク（ＳＣ）
１２と、１又は２以上のメモリ１４ａ〜１４ｉとを含
む。各メモリはインクリメンタ１５を有するアドレスラ
ツチ回路と、１又は２以上のＤＲＡＭバンク１６と、速
度整合データ取出しバツフア１７と、データ転送選択器
１８とを有する。ＤＲＡＭに直接インターフエースする
メモリ論理回路、すなわちＤＲＡＭ１６を除いたメモリ
１４内の構成部分はメモリ支援回路と呼ばれる。
【０００３】各セントラルプロセサＣＰ内のキヤツシユ
は最も最近の時点で使用されたデータラインを保持して
いる。プロセツサが要求するデータがそのキヤツシユ内
に見当たらないとき、セントラルプロセサＣＰがシステ
ム接続ネツトワークＳＣからこのデータを要求するよう
になされている。システム接続ネツトワークＳＣはこの
ワードを含んでいるラインの最も最近の時点のコピーを
得て（データがメモリ又は別のプロセツサのキヤツシユ
にあるか否かに無関係に）、当該コピーを要求している
セントラルプロセサＣＰに転送する。要求されたワード
の転送直後のサイクルにおいてシステム接続ネツトワー
クＳＣはラインを構成する残りのワードを転送する。
【０００４】従来のメモリ設計において、ＤＲＡＭは一
連のデータを得るためにページモードによりアクセスさ
れる。ページモードは単一のロー（行）アドレス及び複
数のカラム（列）アドレスが各ＤＲＡＭデータ入出力部
（Ｉ／Ｏ） から複数のデータビツトをアクセスするモ
ードである。そのような設計においては、１本のデータ
ラインの一部分であつても各カラムアドレスを用いてア
クセスされる。そのような設計の有利性は実証されてい
る。ページモードを呼び出すことにより１ライン分のデ
ータをアクセスしたとき、作動するＤＲＡＭは少なく、
従つてラインアクセス時に消費される電力が少ない。ま
たページモードはＤＲＡＭ及び速度整合バツフア間のデ
ータ入出力条件が少なくなる。入出力条件が少なくなれ
ば、メモリの統合を改善したり（カード数が少ないメモ
リを設計できる）、又はデータラインのサイズを大きく
したりすることができる。
【０００５】
【発明が解決しようとする課題】ところが、ページモー
ド設計にも欠点がある。第１に、各メモリをアクセスす
る際に、並列的にカラムをアドレスする必要があると共
に、並列的にカラムアドレスストローブパルスを用意す
る必要があるため、メモリサイクル時間が長くなる。ま
た速度整合用の取出しバツフアにメモリラインデータを
少しずつしかロードできない。一般的にプロセツサによ
つて要求されるワードは最初に取出しバツフアにロード
される。しかしながら、ライン内の次に続くワードは必
ずしも次のサイクルにおいて転送されるために用いられ
るとは限らない。本発明はこの問題を処理するものであ
る。
【０００６】本発明は以上の点を考慮してなされたもの
で取出しデータワードを最小限の待ち時間でメモリから
要求プロセツサに逐次途切れがないように転送するよう
にしたデイジタル処理システムを提案する。
【０００７】
【課題を解決するための手段】かかる問題を解決するた
め本発明においては、デイジタルプロセツサ（１１ａ、
１１ｎ）と、ロー及びカラムをもつように構成されかつ
メモリ支援回路（１５、１７、１８）と複数のメモリモ
ジユール（１４ａ〜１４ｉ）とを含むメモリ（１４）
と、プロセツサ（１１ａ、１１ｎ）及びメモリ（１４）
間に結合されることによりメモリ動作を順次実行させる
メモリコントローラ（１３ａ〜１３ｉ）を含み、メモリ
コントローラ（１３ａ〜１３ｉ）によつてデータライン
のうち選択されたワードを表す第１の制御信号を発生さ
せる中間接続回路（１２）とを具え、メモリ支援回路
（１５、１７、１８）は、第１の制御信号に応動して各
複数のメモリモジユール（１４ａ〜１４ｉ）に対して１
つのカラムアドレスを同時に発生すると共に、当該１つ
のカラムアドレスを各複数のメモリモジユール（１４ａ
〜１４ｉ）に与える手段を有し、当該１つのカラムアド
レスは、第１の制御信号の関数であつて、メモリ内のデ
ータラインの先頭ワードとこれに連続するワードに対応
するカラムワードとを連続的に指定するようになされ、
メモリコントローラ（１３ａ〜１３ｉ）はカラムアドレ
スストローブ信号を与える手段を有すると共に、メモリ
支援回路（１５、１７、１８）は、さらに、カラムアド
レスストローブ信号の信号レベルの遷移に応動して各複
数のメモリモジユール（１４ａ〜１４ｉ）に与えられた
１つのカラムアドレスを切り換えて行く手段をもつよう
にする。
【０００８】
【作用】ライン内のワードを逐次転送することは、シー
ケンス命令を逐次実行するプロセツサをもつシステムに
とつて有利である。取り出したデータを途切れさせずに
転送することはシステム中間接続論理回路の効果的な利
用につながるので、多重処理システムにおいては有利で
ある（データ転送の際の転送の途切れはシステム中間接
続資源を無駄に使うことを意味する）。また途切れなく
転送できることはパイプライン方式のベクトルプロセツ
サを有するシステム又はチエーン動作をするベクトル処
理システムに有利である。
【０００９】ここに開示するデイジタル処理システム
は、プロセツサと、メモリ支援回路及びページモードで
アクセスすることにより１ライン分のデータを得ること
ができるメモリモジユールをもつ少なくとも１つのメモ
リを有する。システムは、最初に転送すべき要求ライン
の先頭ワードを示す制御信号を与えるメモリコントロー
ラをもつ中間接続回路を含む。メモリ支援回路は制御信
号に応動して当該ラインの先頭ワードに対応するカラム
アドレス及びその後に続くワードに対するカラムアドレ
スを連続的に与える。
【００１０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１１】ページモードＤＲＡＭと、転送ワードより
大きいラインサイズのアクセスメモリデータとを用いる
システムが本発明に適用される。図１について、本発明
はロー（行）アドレス、カラム（列）アドレス、ローア
ドレスストローブ（ＲＡＳ）、カラムアドレスストロー
ブ（ＣＡＳ）、取出し転送信号及び記憶転送信号を順次
送出するメモリ制御装置（ＭＣ）を組み入れている。本
発明によるメモリ制御装置ＭＣはメモリの読み書き動作
を順次実行することに加えて、最初のカラムアドレスの
伝送時又はそれ以前に、点線１０３によつて示すよう
に、転送開始ワード情報又はカラムステアリング信号を
送出する。
【００１２】本発明によるメモリ１４内のメモリ支援回
路はこの転送開始ワード情報を受け取り、固有の下位ア
ドレスビツトを各ＤＲＡＭワードセツトに与えるための
論理回路を組み入れている。ＤＲＡＭ部分には各ライン
に２つ又は３つ以上のワードが保持されている。例えば
１６ワードで１つのラインを構成する２ページサイクル
メモリ設計の場合、支援回路は８つの固有の下位アドレ
スビツトを与える。例えば「０」及び「８」番目のワー
ドを有するＤＲＡＭ部分に対して１つの下位アドレスビ
ツトを与え、また「１」及び「９」番目のワードを有す
るＤＲＡＭ部分に他の下位アドレスビツトを与える。
【００１３】本発明によるメモリハードウエアを図２に
示す。カラムステアリングラツチ回路２１、カラムアド
レスラツチ回路２２及びカラムアドレスストローブラツ
チ回路２３は図１（図５にも示す）のメモリ制御装置１
３ａ〜１３ｉから与えられたインタフエース信号を受け
取つて保持するラツチ回路を示している。ゲート論理回
路２１ａ及び２２ａ（カラムステアリングラツチ回路及
びカラムアドレスラツチ回路に対応させて示す）のゲー
ト論理信号が設計に組み入れられていることにより、イ
ンターフエースデータが有効である時にそのようなサイ
クルにおいて作動するアドレス有効パルス信号を受け取
れることができるようになされている。カラムステアリ
ングラツチ回路２１はカラムアドレスラツチ回路２２が
ロードされると同時に転送開始ワード情報をロードされ
る。カラムアドレスラツチ回路２２にロードされた１つ
又は２つ以上の下位アドレスビツト及びカラムステアリ
ングラツチ回路２１の出力は、図２の下位カラムアドレ
スビツトステアリング論理回路２４に受信される。
【００１４】メモリ支援回路について示す図２について
下位カラムアドレス論理回路２４の詳細を説明する。メ
モリ制御装置ＭＣは上位カラムアドレスビツトＨＡ及び
下位カラムアドレスビツトＬＡにより構成されるカラム
アドレスＣＡをメモリ支援回路に与える。２ページサイ
クルにメモリが設計されている場合には下位カラムアド
レスビツトは１ビツトであり、４ページサイクルにメモ
リが設計されている場合には下位カラムアドレスピツト
は２ビツトであり、以下同様である。メモリ制御装置Ｍ
Ｃは転送開始ワードＳＷ情報をメモリ支援回路に与え
る。メモリ支援回路はＤＲＡＭセツトｊに対して最初の
カラムアドレスストローブＣＡＳサイクルの下位カラム
アドレスビツトＬＡ（ｊ）を次式
【数１】 のように発生する。ここで不等式が真のとき（ＳＷ＞
ｊ）は１になりかつそれ以外の場合は０になる。２進法
による加算の結果生ずるオーバフローは無視される。続
く第２、第３、第４のカラムアドレスストローブＣＡＳ
サイクルに対する下位カラムアドレスビツトは順に次の
とおりに決定される。
【数２】
【数３】
【数４】 ２進法による加算の結果生ずるオーバフローは再度無視
される。下位カラムアドレスビツトＬＡが単一ビツトで
ある場合、式は、
【数５】 のように変形され、かつ第２のカラムアドレスストロー
ブＣＡＳサイクルに対する下位カラムアドレスビツト
は、単に
【数６】 となる。
【００１５】図３は上記の事項に従うステアリング論理
回路の論理図である。
【００１６】８つのＤＲＡＭセツトを有するメモリを考
えると、１ライン分の１６ワードは２つのカラムアドレ
ス及び２つのカラムアドレスストローブＣＡＳパルスに
より読み書きされる。プロセツサがライン「０」内のワ
ード「６」を要求すると、メモリ制御装置ＭＣはメモリ
支援回路に信号を送つて転送開始ワード情報「６」と共
に、ローアドレス「０」及びカラムアドレス「０」をア
クセスする。上述の支援論理回路はＤＲＡＭセツト
「０」〜「５」に対する下位カラムアドレスビツトにそ
れぞれ「１」を発生すると共に、ＤＲＡＭセツト「６」
及び「７」に対する下位カラムアドレスビツトにそれぞ
れ「０」を発生する。データが取出しバツフアに読み取
られるとデータはワード位置「６」、「７」及び「８」
〜「Ｄ」にロードされる。第２のカラムアドレスストロ
ーブＣＡＳサイクルにおいてはすべての下位カラムアド
レスビツトが切り換えられ、読み取られたデータはワー
ド位置「Ｅ」、「Ｆ」及び「０」〜「５」にロードされ
る。かくして、本発明は上述した構成によつてデータア
クセス期間の間にウインドウ効果を得ている。本発明は
システムにおいてプロセツサが逐次命令を実行する場
合、転送開始ワード情報転送後直ちにデータライン内の
その後に続くワードを確実に転送させることができるの
で有利である。
【００１７】このステアリング論理回路は下位カラムア
ドレスビツトの各多重コピーをＤＲＡＭセツト２５ａ〜
２５ｊに移動させる。適切な場所へ移動した下位カラム
ビツトＡＯは各ＤＲＡＭセツトから適切なデータを読み
取るために固定される。またステアリング論理回路２４
はゲート情報をリード２４ａ及び２４ｂを介して速度整
合データ取出しバツフア２６に移す。このゲート情報は
バツフアの適切な領域にＤＲＡＭデータを移動させるの
に使用される。図２において例示するように各ＤＲＡＭ
セツトから送られるデータはバツフアの上位ワード又は
下位ワードのいずれかの領域にロードされる。ワード識
別子ラツチ回路２８はメモリインタフエースの転送開始
ワード情報データを初期化する。ワード識別子ラツチ回
路２８は選択論理回路２７を制御することにより、取出
しデータラツチ回路２９にロードされるべき最初のワー
ドを選択するようになされている。この取出しデータラ
ツチ回路は、要求プロセツサにデータを転送する図１の
接続論理回路１２に対するインタフエース信号を移す。
続くサイクルにおいてワード識別子ラツチ回路２８がイ
ンクリメント動作し、その結果順次続くワードが取出し
データラツチ回路２９にラツチされると共に、インタフ
エースを通つて転送される。データの転送は、制御装置
１３からの取出し転送インタフエースが作動状態から非
作動状態に切り換わつたとき、終了する。
【００１８】本発明による好適な実施例において、カラ
ムステアリング情報はメモリインタフエース（図１）に
対するメモリ制御装置ＭＣのバンク選択情報と複合され
る。当該複合されたバスはローアドレスがインタフエー
ス上において作動状態になればバンク選択情報を保持し
ており、これに対してカラムアドレスが作動状態にあれ
ばカラムステアリング情報を保持している。
【００１９】好適な実施例における動作タイミング図を
図４に示す。メモリ制御装置ＭＣ１３はバンク選択情報
及びローアドレスをインターフエースに移し、このよう
なラインがアドレス有効パルスにより有効になるメモリ
支援回路に信号を送る。バンク選択ライン及びカラムス
テアリングラインはカラムステアリング情報に切り換え
れると同時に、カラムアドレスにローアドレスを切り換
える。アドレス有効パルスはこれらのラインが有効であ
るメモリ支援回路に再度信号を送る。またメモリ制御装
置ＭＣはローアドレスストローブ及びカラムアドレスス
トローブパルスをメモリ支援回路に対して発生して移行
させる。支援回路はこのようなタイミング信号をラツチ
すると共に再度動作させ、これによりローアドレススト
ローブＲＡＳ及びカラムアドレスストローブＣＡＳ信号
を適切なＤＲＡＭに導く。時々メモリアクセス時に遅く
なつて転送開始ワード情報が取出し転送タイミング信号
と一緒にメモリ支援回路に送られる。この信号はデータ
を取出しバツフア２６からシステム接続論理回路１２に
転送し始めるためのメモリ支援回路に対する信号であ
る。
【００２０】図４の下方部分には、例えば転送開始ワー
ドが２つである場合のメモリ支援回路及びＤＲＡＭイン
タフエースのタイミングを図示している。メモリ支援回
路は同一のローアドレスをメモリ制御装置ＭＣから最初
のアドレス有効パルスを受信したすべてのＤＲＡＭに移
す。２番目のアドレス有効パルスを受信すると、支援回
路は同一の上位カラムアドレスビツト（この実施例の場
合Ａ１〜Ａｎ）をすべてのＤＲＡＭセツトに移す。別の
下位カラムアドレスビツト（この実施例の場合ＡＯ）は
ＤＲＡＭセツトに移される。ＤＲＡＭセツト「０」及び
「１」に移されたカラムアドレスビツトＡＯは「１」と
なり、残りのＤＲＡＭセツトに移されたカラムアドレス
ビツトＡＯは「０」となる。図２の下位カラムアドレス
ビツトステアリング論理回路２４において、カラムアド
レスストローブが作動状態から非作動状態に遷移したこ
とを検出すると、下位カラムアドレスビツトＡＯはすべ
て反転される。
【００２１】いくつかのメモリ設計において、２又は３
以上のＤＲＡＭセツトのデータの入出力は互いに関連ず
けられていてこれらのＤＲＡＭセツトに対するカラムア
ドレスストローブＣＡＳ信号は付加的なカラムアドレス
ビツトとして利用される。本発明はそのような設計にお
いて、支援回路にカラムアドレスストローブＣＡＳステ
アリング論理回路を組み入れることにより適切なＤＲＡ
Ｍセツトに対しカラムアドレスストローブＣＡＳを作動
させるようになされている。下位カラムアドレスビツト
を定義する上述の式は未だ有効である。しかしこれらの
アドレスビツトのうちの１つ又は２つ以上はすでに適切
なＤＲＡＭセツトに対してカラムアドレスストローブＣ
ＡＳを作動させるためにデコードされる。カラムアドレ
スストローブＣＡＳはデータの入出力が一緒に与えられ
ているＤＲＡＭセツトのうち１つに対してだけしか作動
状態にされないということに注意しなければならない。
【００２２】カラムアドレスストローブ信号を適切なＤ
ＲＡＭに送る本発明によるメモリハードウエアを図５に
おいて示す。カラムステアリングラツチ回路４１、カラ
ムアドレスラツチ回路４２及びカラムアドレスストロー
ブラツチ回路４３はメモリ制御装置１３ａ〜１３ｉから
移されたインタフエース信号を受けて保持するラツチ回
路を示している。ゲート論理回路４１ａ及び４２ａ（カ
ラムステアリング及びカラムアドレスラツチ回路に対応
して示す）が設計に組み入れられていることにより、イ
ンタフエースデータが有効なサイクルにおいて作動する
有効な信号を受信するようになされている。カラムステ
アリングラツチ回路４１はカラムアドレスラツチ回路４
２がロードされると同時に転送開始ワード情報によつて
ロードされる。カラムアドレスストローブラツチ回路４
３は、ＤＲＡＭセツト４５ａ〜４５ｊに対して適切なカ
ラムアドレスストローブ信号を作動させるカラムアドレ
スストローブステアリング論理回路４４に対してカラム
アドレスストローブ信号を与える。この設計において
は、ＤＲＡＭデータピンＤＡＴＡはリード１０１によつ
て互いに接続されている。ステアリング論理回路は散在
するＤＲＡＭセツトのうちの１つだけに、与えられた時
に、データバツクを速度整合取出しバツフア４６に移す
ために選択される。またカラムアドレスストローブステ
アリング論理回路４４はゲート情報をリード４４ａ及び
４４ｂを介して速度整合取出しバツフア４６に移す。こ
のゲート情報はバツフア内の適切な領域にＤＲＡＭデー
タを移すために使われる。図５の実施例の場合、各ＤＲ
ＡＭセツトからのデータはバツフアの上位ワード又は下
位ワードのいずれかの領域にロードされる。ワード識別
子ラツチ回路４８はメモリインタフエースにおいて転送
開始ワードデータを初期化する。ワード識別子ラツチ回
路４８は選択論理回路４７を制御することにより取出し
データラツチ回路４９にロードされるべき最初のワード
を選択するようになされている。この取出しデータラツ
チ回路４９はデータを要求プロセツサに転送するシステ
ム接続論理回路にデータインタフエースを移行する。ワ
ード識別子ラツチ回路４８がインクリメント動作し、そ
の結果順次続くワードが取出しデータラツチ回路４９に
ラツチされると共に、インタフエースを通つて転送され
る。データの転送は、取出し転送インタフエースライン
が作動状態から非作動状態に切り換つたとき、終了す
る。
【００２３】またこの好適な実施例はメモリ制御装置に
プログラマブル回路を組み入れることにより、インタフ
エース信号のタイミングを制御する。そのようなプログ
ラマブル回路を組み入れることにより、ローカラムアド
レスストローブＲＡＳパルスの作動状態及び非作動状
態、ローアドレスのカラムアドレスへの切換え（またバ
ンクの選択の転送開始ワードへの切換え）、カラムアド
レスストローブＣＡＳパルスの作動状態及び非作動状
態、及びカラムアドレスストローブＣＡＳサイクルの数
において柔軟性が出てくる。
【００２４】本発明による好適な実施例のプログラマブ
ルアドレスのタイミング、ローアドレスストローブ、カ
ラムアドレスストローブ発生論理回路を図６に示す。ア
レイタイマ５１は「１」に初期化されかつ各サイクルご
とにインクレメントされることによりメモリ制御装置１
３をメモリ支援回路インタフエースタイミングに順序動
作させる。アレイタイマ５１は比較回路５１ａにおいて
プログラマブルローアドレスストローブ（ＲＡＳ）開始
時間ラツチ回路５５及びプログラマブルローアドレスス
トローブ（ＲＡＳ）停止時間ラツチ回路５６を比較す
る。アレイタイマ５１がこの２つのプログラマブルな時
点の間で時間終了動作をすると、ローアドレスストロー
ブＲＡＳラツチ回路５７が作動する。このラツチ回路５
７はローアドレスストローブＲＡＳインタフエース信号
をメモリ支援回路に直接移行させる。またアレイタイマ
５１はデコーダ５２ａ及び５２ｂによりデコードされ当
該デコーダからの出力はプログラマブルアドレスマスク
５３及びプログラマブルカラムアドレスストローブＣＡ
Ｓマスク５４を比較する。アドレスマスクレジスタ５３
がデコーダ５２ａよつてデコードされたビツト位置に
「１」をもつていると信号５５が作動状態になる。この
信号５５はシステムワードアドレスからロー（ＲＯＷ）
部５６又はカラム（ＣＯＬ）部５７を選択する。このロ
ー部又はカラム部はメモリ支援回路に対するアドレスイ
ンタバスを直接駆動するアドレスラツチ回路５８にゲー
トされる。また信号５５はシステムワードアドレスのう
ちバンク選択部６１又は転送開始ワード部６２を選択す
る。この選択されたビツトはメモリ支援回路に対するイ
ンタフエースを直接駆動するバンク選択及びカラムステ
アリングラツチ回路６３にゲートされる。カラムアドレ
スストローブＣＡＳマスクレジスタ５４がデコーダ５２
ｂによつてデコードされたビツト位置に「１」をもつて
いると信号６４が作動状態になる。この信号６４はメモ
リ支援回路にインタフエース信号を直接移行するカラム
アドレスストローブＣＡＳラツチ回路６５によつて送ら
れる。
【００２５】上述においては、本発明によるウインドウ
効果について述べたが、いくつかのメモリ設計において
は、必ずしもデータをリクエスタに連続して転送するの
に十分な連続したワードをもつ速度整合取出しバツフア
をロードできるわけではない。このことはＤＲＡＭセツ
トの数、すなわち別個の下位カラムアドレスビツトの数
のためであるとしてメモリ設計が支援している。そのよ
うな設計においては速度整合取出しバツフアの中にロー
ドされた連続転送されるワード数は転送開始ワードの機
能である。例えば、メモリ設計は「０」〜「７」、
「４」〜「１１」、「８」〜「１５」等のワードを速度
整合取出しバツフアに最初にロードすることだけをサポ
ートする。そのような設計においては「５」、「６」、
「７」又は「８」といつた連続したワードはリクエスタ
に転送するために直ちに利用される。カラムアドレスス
トローブＣＡＳサイクルが５つの転送サイクルより大き
ければ転送開始ワードの転送が遅れない限り、転送の際
に途切れが生じる。かくして本発明による好適な実施例
のメモリ制御装置は多重プログラマブル待ち時間レジス
タを組み入れることにより、適切な待ち時間すなわち遅
延が転送開始ワードについて選択されるようになされて
いる。このような方法によりアクセスしたデータは常に
最小限の待ち時間でかつ途切れずに要求プロセサに転送
することができる。
【００２６】図７はメモリ制御装置の多重プログラマブ
ル待ち時間機能を示し、メモリ制御装置は本発明により
メモリからシステム接続ネツトワークに取出しデータを
転送する間に、途切れが決して生じないことを保証す
る。図に示されるアレイタイマ７１は図６において示す
アレイタイマと同一のものである。要求プロセツサによ
り要求された転送開始ワードは転送開始ワードラツチ回
路７３にラツチされる。転送開始ワード（転送開始ワー
ドの一部分）はプログラマブル待ち時間ラツチ回路７２
ａ〜７２ｎを選択する。この選択さた待ち時間はアレイ
タイマと比較され、一致したとき取出し転送ラツチ回路
７４にセツトされる。取出し転送ラツチ回路７４及び転
送開始ワードラツチ回路７３はインタフエースをメモリ
支援回路に直接移す。
【００２７】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細の双方について種々
の変更を加えてもよい。
【００２８】
【発明の効果】本発明は、データを連続的に途切れなく
ページモード内において作動中のメモリから刻々と変化
するシステムサイクル時間の間に要求回路にデータを転
送できるようにプログラムされた多目的に利用できるメ
モリ制御装置及びメモリ設計を提案する。本発明によれ
ば単一のメモリ設計（固定したカラムアドレスストロー
ブＣＡＳ周期時間）を多くの異なつたシステムにも使用
できる。本発明によりシステム周期時間の変化を容易に
調節できる。
【００２９】本発明は、静止したカラムモード、ニブル
モード又は多重データビツトが各ＤＲＡＭデータ入出力
からアクセスされる際のＤＲＡＭモードにおいて、作動
中のメモリからデータを連続的に途切れなく転送できる
ようにプログラムし得るような多目的なメモリ制御装置
及びメモリ設計を提供する。
【図面の簡単な説明】
【図１】図１はＤＲＡＭがページモードを介してアクセ
スされる処理システムを示すブロツク図である。
【図２】図２はカラムアドレスビツトを適切なＤＲＡＭ
に変換するようになされた本発明におけるメモリを示す
ブロツク図である。
【図３】図３は図２のステアリング論理回路を示す論理
図である。
【図４】図４は実施例におけるメモリ制御装置及びメモ
リインタフエース並びにメモリサポート及びＤＲＡＭイ
ンタフエースを示すタイミングチヤート図である。
【図５】図５は本発明によるメモリによりカラムアドレ
スストローブ信号を適切なＤＲＡＭに送るものであるこ
とを示すブロツク図である。
【図６】図６は本発明による好適な実施例において使用
されるプログラマブルアドレス、ローアドレスストロー
ブ及びカラムアドレスストローブ論理回路を示すブロツ
ク図である。
【図７】図７はデータをメモリから要求プロセツサに転
送する際に生じる途切れを除去することを目的とした本
発明と共に使用できる多重プログラマブル待ち時間回路
を示すブロツク図である。
【符号の説明】
１１ａ〜１１ｎ……セントラルプロセツサ、１２……シ
ステム接続ネツトワーク、１３ａ〜１３ｉ……メモリ制
御装置、 １４ａ〜１４ｉ……メモリ、１５……インク
リメンタ、１６……ＤＲＡＭ、１７、２６……速度整合
取出しバツフア、１８……データ転送選択器、２１……
カラムステアリングラツチ回路、２１ａ、２２ａ……ゲ
ート論理回路、２２……カラムアドレスラツチ回路、２
３……カラムアドレスストローブラツチ回路、２４……
下位カラムアドレスビツトステアリング論理回路、２４
ａ、２４ｂ……リード、２５ａ〜２５ｊ……ＤＲＡＭセ
ツト、２７……選択論理回路、２８……ワード識別子ラ
ツチ回路、２９……取出しデータラツチ回路、４１……
カラムステアリングラツチ回路、４２……カラムアドレ
スラツチ回路、４３……カラムアドレスストローブラツ
チ回路、４１ａ、４２ａ……ゲート論理回路、４４……
カラムアドレスストローブステアリング論理回路、４４
ａ、４４ｂ……リード、４５ａ〜４５ｊ……ＤＲＡＭセ
ツト、４６……速度整合取出しバツフア、４７……選択
論理回路、４８……ワード識別子ラツチ回路、４９……
取出しデータラツチ回路、５１……アレイタイマ、５１
ａ……比較回路、５２ａ、５２ｂ……デコーダ、５３…
…プログラマブルアドレスマスクレジスタ、５４……プ
ログラマブルカラムアドレスストローブＣＡＳマスク、
５５……プログラマブルローアドレスストローブＲＡＳ
開始時間ラツチ回路、信号５５ａ、５５ｂ……選択回
路、５６……プログラマブルローアドレスストローブＲ
ＡＳ停時間ラツチ回路、ロー部、５７……ローアドレス
ストローブＲＡＳラツチ回路、カラム部、５８……アド
レスラツチ回路、６１……バンク選択部、６２……転送
開始ワード部、６３……バンク選択／カラムステアリン
グラツチ回路、６４……信号、６５……カラムアドレス
ストローブＣＡＳラツチ回路、７１……アレイタイマ、
７２ａ〜７２ｎ……プログラマブル待ち時間ラツチ回
路、７３……転送開始ワードラツチ回路、７４……取出
し転送ラツチ回路

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】デイジタルプロセツサと、 ロー及びカラムをもつように構成され、かつメモリ支援
    回路と、複数のメモリモジユールとを含むメモリと、 上記プロセツサ及び上記メモリ間に結合されることによ
    りメモリ動作を順次実行させるメモリコントローラを含
    み、上記メモリコントローラによつてデータラインのう
    ち選択されたワードを表す第１の制御信号を発生させる
    中間接続回路と を具え、 上記メモリ支援回路は、上記第１の制御信号に応動して
    各上記複数のメモリモジユールに対して１つのカラムア
    ドレスを同時に発生すると共に、当該１つのカラムアド
    レスを各上記複数のメモリモジユールに与える手段を有
    し、 上記１つのカラムアドレスは、上記第１の制御信号の関
    数であつて、メモリ内のデータラインの先頭ワードとこ
    れに連続するワードに対応するカラムワードとを連続的
    に指定するようになされ、 上記メモリコントローラはカラムアドレスストローブ信
    号を与える手段を有すると共に、上記メモリ支援回路
    は、さらに、カラムアドレスストローブ信号の信号レベ
    ルの遷移に応動して各上記複数のメモリモジユールに与
    えられた上記１つのカラムアドレスを切り換えて行く手
    段を有する ことを特徴とするデイジタル処理システム。
  2. 【請求項２】上記メモリコントローラはプログラマブル
    手段と一体になつて動作することにより上記メモリのア
    クセス時間を制御する ことを特徴とする請求項１に記載
    のデイジタル処理システム。
  3. 【請求項３】上記メモリ支援回路は、上記カラムアドレ
    スストローブ信号に応答して、上記選択されたワードを
    含む上記複数のメモリモジユールからワードを記憶する
    多重ワードバツフアを含む ことを特徴とする請求項１に
    記載のデイジタル処理システム。
  4. 【請求項４】上記メモリ支援回路は、さらに、フエツチ
    回路を含むことにより上記バツフアからのワードを上記
    中間接続回路に転送する ことを特徴とする請求項３に記
    載のデイジタル処理システム。
  5. 【請求項５】上記フエツチ回路は上記多重ワードバツフ
    アから連続的にワードを転送することを特徴とする請求
    項４に記載のデイジタル処理システム。
  6. 【請求項６】デイジタルプロセツサと、 ロー及びカラムをもつように構成され、かつメモリ支援
    回路と、ページモードでアクセスされることによりデー
    タラインを得るようになされた複数のダイナミツクラン
    ダムアクセスメモリモジユール形式の複数のメモリモジ
    ユールとを含むメモリと、 上記プロセツサ及びコントローラ間に結合されたメモリ
    コントローラを含むことによりメモリ動作を順次実行す
    るようになされ、上記メモリコントローラによつてデー
    タラインの選択されたワードを表す第１の制御信号を発
    生させる中間接続回路 とを具え、 上記メモリ支援回路は、上記第１の制御信号に応答して
    各上記複数のメモリモジユールに対する固有のカラムア
    ドレスを同時に発生すると共に、当該固有のカラムアド
    レスを各上記複数のメモリモジユールに与える手段を有
    し、 上記固有のカラムアドレスは、上記第１の制御信号の関
    数であつて、メモリ内のデータラインの先頭ワード及び
    これに連続するワードに対応するカラムワードを連続的
    に指定するようになされ、 上記メモリ支援回路は、さらに、上記第１の制御信号に
    応答してカラムアドレスストローブ信号を上記データラ
    インに対応する上記ダイナミツクランダムアクセスモジ
    ユールに与える ことを特徴とするデイジタル処理システ
    ム。
  7. 【請求項７】複数のメモリモジユールはメモリバンクを
    有すると共に、上記メモリコントローラは、上記制御信
    号を、与えられたバンク選択信号と掛け算することによ
    り、上記バンク制御信号を有する上記複数のメモリモジ
    ユールのサブセツトを選択する ことを特徴とする請求項
    ６に記載のデイジタル処理システム。
  8. 【請求項８】デイジタルプロセツサと、 ロー及びカラムをもつように構成され、かつメモリ支援
    回路と複数のメモリモジユールとを含むメモリと、 上記プロセツサ及び上記メモリ間に結合されることによ
    りメモリ動作を順次実行させるメモリコントローラを含
    み、上記メモリコントローラによつてデータラインのう
    ち選択されたワードを表す第１の制御信号を発生させる
    中間接続回路とを具え、 上記メモリ支援回路は上記第１の制御信号に応答して上
    記複数のメモリモジユールに対して固有のカラムアドレ
    スを同時に発生すると共に、当該固有のカラムアドレス
    を上記複数のメモリモジユールにそれぞれ与える手段を
    有し、 上記固有のカラムアドレスは上記第１の制御信号の関数
    であつてメモリ内のデータラインの先頭アドレスとこれ
    に連続するワードに対応するカラムアドレスを連続的に
    指定するようになされ、 上記メモリコントローラはカラムアドレスストローブ信
    号を与える手段を有すると共に、上記メモリ支援回路
    は、さらに、当該カラムアドレスストローブ信号の信号
    レベルの遷移に応動して各上記複数のメモリモジユール
    に与えられた上記固有のカラムアドレスを切り換えて行
    く手段を有し、 上記メモリ支援回路は、さらに、上記第１の制御信号に
    応動してカラムアドレスストローブ信号を上記データラ
    インに対応する上記複数のメモリモジユールに与える こ
    とを特徴とするデイジタル処理システム。
  9. 【請求項９】デイジタルプロセツサと、 メモリ支援回路と、ページモードで処理されることによ
    りデータラインを与える複数のダイナミツクランダムア
    クセスメモリモジユール形式の複数のメモリモジユール
    とを含むメモリと、 上記プロセツサ及び上記メモリ間に結合されることによ
    りメモリ動作を順次実行させるメモリコントローラを含
    み、上記メモリコントローラによつてデータラインのう
    ち選択されたワードを表す第１の制御信号を発生させる
    中間接続回路と を具え、 上記メモリ支援回路は、上記第１の制御信号に応動して
    上記複数のメモリモジユールに対してそれぞれ固有のカ
    ラムアドレスを同時に発生すると共に、当該固有のカラ
    ムアドレスを上記複数のメモリモジユールにそれぞれ与
    える手段を有し、 上記固有のカラムアドレスは、上記第１の制御信号の関
    数であつて、メモリ内のデータラインの先頭ワードとこ
    れに連続するワードに対応するカラムワードを連続的に
    指定するようになされ、 上記メモリ支援回路は、さらに、上記制御信号に応動し
    てカラムアドレスストローブ信号を上記データラインに
    対応する上記ダイナミツクランダムアクセスメモリモジ
    ユールに与えると共に、上記メモリコントローラは、さ
    らに、メモリのアクセス時間を制御するプログラマブル
    手段を一体に有する ことを特徴とするデイジタル処理シ
    ステム。
  10. 【請求項１０】デイジタルプロセツサと、 ロー及びカラムをもつように構成され、かつメモリ支援
    回路とページモードでアクセスされることによりデータ
    ラインを与える複数のダイナミツクランダムアクセスメ
    モリモジユール形式の複数のメモリモジユールとを含む
    メモリと、 上記プロセツサ及び上記メモリ間に結合されることによ
    り、メモリ動作を順次実行させるメモリコントローラを
    含み、上記メモリコントローラによつてデータラインの
    うち選択されたワードを表す第１の制御信号を発生させ
    る中間接続回路と を具え、 上記メモリ支援回路は、上記第１の制御信号に応動して
    上記複数のメモリモジユールに対してそれぞれ固有のカ
    ラムアドレスを同時に発生させると共に、上記固有のカ
    ラムアドレスを上記複数のメモリモジユールにそれぞれ
    与える手段を有し、 上記メモリ支援回路は、さらに、上記第１の制御信号に
    応動してカラムアドレスストローブ信号を上記データラ
    インに対応する上記ダイナミツクランダムアクセスモジ
    ユールに与え、 上記メモリコントローラは、さらに、プログラマブル回
    路を含むことにより、上記ダイナミツクランダムアクセ
    スメモリモジユールに対するロー及びカラムタイミング
    信号を制御すると共に、上記ダイナミツクランダムアク
    セスメモリモジユールをページモード及び非ページモー
    ドでアドレスする支援時にロー及びカラムアドレスの発
    生を制御する ことを特徴とするデイジタル処理システ
    ム。
  11. 【請求項１１】デイジタルプロセツサと、 ロー及びカラムをもつように構成され、かつメモリ支援
    回路と複数のメモリモジユールとを含む複数のメモリ
    と、 上記プロセツサ及び上記メモリ間に結合されることによ
    りメモリ動作を順次実行させるメモリコントローラを含
    み、上記メモリコントローラによつてデータラインのう
    ち選択されたワードを表す第１の制御信号を発生させる
    中間接続回路と を具え、 上記メモリ支援回路は、上記第１の制御信号に応動して
    上記複数のメモリモジユールに対してそれぞれ固有のカ
    ラムアドレスを同時に発生すると共に、当該固有のカラ
    ムアドレスを上記複数のメモリモジユールにそれぞれ与
    える手段を有し、 上記固有のカラムアドレスは、上記第１の制御信号の関
    数であつて、メモリ内のデータラインの先頭ワードとこ
    れに連続するワードに対応するカラムワードを連続的に
    指定するようになされ、 上記複数のメモリは、ページモードにおいて上記メモリ
    支援回路によつてアク セスされることにより、上記第１
    の制御信号によつて表されるデータラインを与える複数
    のダイナミツクランダムアクセスメモリモジユールを含
    み、 上記メモリコントローラは、カラムアドレスストローブ
    信号を与える手段を含むと共に、上記メモリ支援回路
    は、さらに、上記カラムアドレスストローブ信号が活性
    状態から非活性状態に遷移したときこれに応動してダイ
    ナミツクメモリモジユールに対するカラムアドレスを切
    り換える ことを特徴とするデイジタル処理システム。
  12. 【請求項１２】上記メモリ支援回路は、さらに、上記第
    １の制御信号に応動してカラムアドレスストローブ信号
    を上記データラインに対応する上記ダイナミツクランダ
    ムアクセスモジユールに与える ことを特徴とする請求項
    １１に記載のデイジタル処理システム。
  13. 【請求項１３】上記メモリコントローラは、さらに、上
    記メモリのアクセス時間を制御するプログラマブル手段
    を含む ことを特徴とする請求項１１に記載のデイジタル
    処理システム。
  14. 【請求項１４】上記複数のメモリモジユールはメモリバ
    ンクを有すると共に、上記メモリコントローラは上記第
    １の制御信号をバンク選択信号と掛け算することにより
    上記複数のメモリモジユールのうち当該バンク選択信号
    を有するサブセツトを選択する ことを特徴とする請求項
    １１に記載のデイジタル処理システム。
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