JPH05216749A - メモリ・システム及びメモリ・チツプ - Google Patents
メモリ・システム及びメモリ・チツプInfo
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- JPH05216749A JPH05216749A JP4258090A JP25809092A JPH05216749A JP H05216749 A JPH05216749 A JP H05216749A JP 4258090 A JP4258090 A JP 4258090A JP 25809092 A JP25809092 A JP 25809092A JP H05216749 A JPH05216749 A JP H05216749A
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- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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Abstract
(57)【要約】
【目的】 メモリ・システムにおいて、データの読み取
り、または書き込み動作の速度を向上させること。 【構成】 別々のアイランド・コントローラ２１によつ
てチツプ上の複数個のメモリ・アイランド２１0乃至２
１15を別々にアクセスすることができ、これにより、チ
ツプ上の複数のアイランド、即ちメモリ・アレイ４０
（図５）の同時使用を達成することができる。
り、または書き込み動作の速度を向上させること。 【構成】 別々のアイランド・コントローラ２１によつ
てチツプ上の複数個のメモリ・アイランド２１0乃至２
１15を別々にアクセスすることができ、これにより、チ
ツプ上の複数のアイランド、即ちメモリ・アレイ４０
（図５）の同時使用を達成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ・システム、よ
り具体的に言えば、同じチツプ上でインターレースされ
たチツプ・グループ及びインターレースされたアイラン
ド（island）を有するメモリ・システムに関する。
り具体的に言えば、同じチツプ上でインターレースされ
たチツプ・グループ及びインターレースされたアイラン
ド（island）を有するメモリ・システムに関する。
【０００２】
【従来の技術】図１に示したような複数個のメモリ・エ
レメント、即ち「基本ストレージ・モジユール（Basic
Memory Module-ＢＳＭ）」は公知である。また、これら
のメモリ・エレメントは、例えば８行のような複数行の
メモリ・チツプで構成され得ることも公知である。各チ
ツプは、８ビツト幅、または９ビツト幅の複数個のアレ
イ、即ち複数個のアイランドを含むことができる。各ア
イランドは３２ビツト・アレイを含んでいる。従来の技
術において、メモリが、取り出しコマンドか、またはス
トア・コマンドのいずれかを実行しているアレイ（行）
中の与えられたチツプ・グループをアクセスした時に、
ＢＳＭ、即ちメモリ・エレメントは、読み取り及び書き
込み処理が完了されるまで、幾つかのマシン・サイクル
の期間中で、使用状態に置かれる。米国特許第４９５４
９８７号はページでインターリーブされたメモリ・アク
セスを開示している。これは、メモリ・エレメントのバ
ンクを分離して活性化させることによつてページにアク
セスする技術である。米国特許第４９５４９８７号はＦ
ＩＦＯ及びバースト・モードのメモリ用のインターリー
ブされた感知システムを開示している。米国特許第３８
６３２３２号及び同第３４４９７２３号はインターリー
ブされたメモリ・システムを開示しており、米国特許第
４１１７５４９号、同第４５５８４３６号及び同第４８
１６９１６号は、チツプのインターレースを示してい
る。米国特許第４８１６９１６号は、ライン・シーケン
シヤル走査及びインターレース走査の両方で動作可能な
ＣＣＤ領域イメージ・センサと、その動作方法とを開示
している。従来の技術においては、与えられたメモリ・
エレメントからデータを取り出し、またはメモリ・エレ
メントにデータをストアするためには、複数個のマシン
・サイクルを必要とする。
レメント、即ち「基本ストレージ・モジユール（Basic
Memory Module-ＢＳＭ）」は公知である。また、これら
のメモリ・エレメントは、例えば８行のような複数行の
メモリ・チツプで構成され得ることも公知である。各チ
ツプは、８ビツト幅、または９ビツト幅の複数個のアレ
イ、即ち複数個のアイランドを含むことができる。各ア
イランドは３２ビツト・アレイを含んでいる。従来の技
術において、メモリが、取り出しコマンドか、またはス
トア・コマンドのいずれかを実行しているアレイ（行）
中の与えられたチツプ・グループをアクセスした時に、
ＢＳＭ、即ちメモリ・エレメントは、読み取り及び書き
込み処理が完了されるまで、幾つかのマシン・サイクル
の期間中で、使用状態に置かれる。米国特許第４９５４
９８７号はページでインターリーブされたメモリ・アク
セスを開示している。これは、メモリ・エレメントのバ
ンクを分離して活性化させることによつてページにアク
セスする技術である。米国特許第４９５４９８７号はＦ
ＩＦＯ及びバースト・モードのメモリ用のインターリー
ブされた感知システムを開示している。米国特許第３８
６３２３２号及び同第３４４９７２３号はインターリー
ブされたメモリ・システムを開示しており、米国特許第
４１１７５４９号、同第４５５８４３６号及び同第４８
１６９１６号は、チツプのインターレースを示してい
る。米国特許第４８１６９１６号は、ライン・シーケン
シヤル走査及びインターレース走査の両方で動作可能な
ＣＣＤ領域イメージ・センサと、その動作方法とを開示
している。従来の技術においては、与えられたメモリ・
エレメントからデータを取り出し、またはメモリ・エレ
メントにデータをストアするためには、複数個のマシン
・サイクルを必要とする。
【０００３】
【発明が解決しようとする課題】本発明の目的はメモリ
・システム中にデータをストアする動作、または、メモ
リ・システムからデータを取り出す動作について高いデ
ータ速度を与え、そして、多数のストア要求及び取り出
し要求を同時に処理することを与えることにある。
・システム中にデータをストアする動作、または、メモ
リ・システムからデータを取り出す動作について高いデ
ータ速度を与え、そして、多数のストア要求及び取り出
し要求を同時に処理することを与えることにある。
【０００４】
【課題を解決するための手段】本発明に従つて、複数個
のメモリ・エレメントの各々は、複数個のメモリ・チツ
プ・グループを含んでおり、各メモリ・チツプ・グルー
プは、複数個のメモリ・チツプを含んでいる複数個のメ
モリ・エレメントで構成されたメモリ・システムが与え
られる。本発明のメモリ・エレメントは、コンピユータ
のマシン・サイクル毎に読み取り動作か、あるいは書き
込み動作のいずれかを同時に遂行することができる。各
メモリ・チツプ・グループはインターレースされ、オフ
セツト・タイムで開始され、各メモリ・チツプ・グルー
プは各アイランドのためのアドレスを有するアイランド
を含んでいる。各メモリ・エレメントは、メモリ・チツ
プ上の正しいアイランドにアドレスを差し向ける（stee
r）ためのロジツク手段を各メモリ・エレメントの中の
含んでいる。
のメモリ・エレメントの各々は、複数個のメモリ・チツ
プ・グループを含んでおり、各メモリ・チツプ・グルー
プは、複数個のメモリ・チツプを含んでいる複数個のメ
モリ・エレメントで構成されたメモリ・システムが与え
られる。本発明のメモリ・エレメントは、コンピユータ
のマシン・サイクル毎に読み取り動作か、あるいは書き
込み動作のいずれかを同時に遂行することができる。各
メモリ・チツプ・グループはインターレースされ、オフ
セツト・タイムで開始され、各メモリ・チツプ・グルー
プは各アイランドのためのアドレスを有するアイランド
を含んでいる。各メモリ・エレメントは、メモリ・チツ
プ上の正しいアイランドにアドレスを差し向ける（stee
r）ためのロジツク手段を各メモリ・エレメントの中の
含んでいる。
【０００５】
【実施例】図１を参照すると、本発明を適用したメモリ
構成を含むコンピユータ・システム１０のブロツク図が
示されている。図１のコンピユータ・システム１０は、
一対の単方向ダブルワード・バス１２Ａ及び１２Ｂを経
てクロス・ポイント・スイツチ１３に接続された複数個
のプロセツサ、ＣＰＵ１１0乃至１１Mを含んでいる。各
プロセツサ１１0乃至１１Mは、例えばスカラ・ユニツト
及びベクトル・ユニツトを含んでいる。２つのダブルワ
ード・バス１２Ａ及び１２Ｂの代りに、単一のクワドワ
ード（quadword）バスを用いることができる。クワドワ
ードは、１２８個のデータ・ビツトと１６個のパリテイ
・ビツトを含む合計１４４個のピツトで構成されてい
る。ダブルワード・バスは、６４個のデータ・ビツト及
び８個のパリテイ・ビツトを処理する。メモリ・システ
ム１５は一対の単方向のダブルワード・バス１８Ａ及び
１８Ｂを介してクロス・ポイント・スイツチに接続され
ている。
構成を含むコンピユータ・システム１０のブロツク図が
示されている。図１のコンピユータ・システム１０は、
一対の単方向ダブルワード・バス１２Ａ及び１２Ｂを経
てクロス・ポイント・スイツチ１３に接続された複数個
のプロセツサ、ＣＰＵ１１0乃至１１Mを含んでいる。各
プロセツサ１１0乃至１１Mは、例えばスカラ・ユニツト
及びベクトル・ユニツトを含んでいる。２つのダブルワ
ード・バス１２Ａ及び１２Ｂの代りに、単一のクワドワ
ード（quadword）バスを用いることができる。クワドワ
ードは、１２８個のデータ・ビツトと１６個のパリテイ
・ビツトを含む合計１４４個のピツトで構成されてい
る。ダブルワード・バスは、６４個のデータ・ビツト及
び８個のパリテイ・ビツトを処理する。メモリ・システ
ム１５は一対の単方向のダブルワード・バス１８Ａ及び
１８Ｂを介してクロス・ポイント・スイツチに接続され
ている。
【０００６】メモリ・システム１５は、例えばＢＳＭ
（基本ストレージ・モジユール）１７0乃至１７31で示
されているように３２個のメモリ・エレメント、即ち３
２個のＢＳＭを含んでいる。２つの単一方向バス１８Ａ
及び１８Ｂが各ＢＳＭ１７0乃至１７31に接続されてい
る。
（基本ストレージ・モジユール）１７0乃至１７31で示
されているように３２個のメモリ・エレメント、即ち３
２個のＢＳＭを含んでいる。２つの単一方向バス１８Ａ
及び１８Ｂが各ＢＳＭ１７0乃至１７31に接続されてい
る。
【０００７】図２を参照すると、本発明のメモリ・シス
テム１５が示されている。ＢＳＭ１７0乃至１７31の各
々は、行Ｒ0乃至Ｒ7によつて表示されているように８行
のチツプ・グループを含んでいる。例えば、図示されて
いるように、１つの行のチツプ・グループ毎に８個のチ
ツプ、１９0乃至１９7がある。各チツプ１９は、１６個
のメモリ・アイランド２１0乃至２１15と制御ロジツク
のセクシヨン２１とで構成されている。各アイランド、
即ちアレイは３２Ｋ（Ｋ＝１０２４個）のアドレス可能
なロケーシヨンを含んでいる。各ロケーシヨンは９個の
ビツトを含んでいる。プロセツサ１１からのアドレス信
号（図３に示したようなフオーマツトを持つている）
は、ＢＳＭ番号、即ちＢＳＭアドレス（ＢＳＭ１７0乃
至１７31の１つをアドレスするアドレス、Ｒ0乃至Ｒ4）
と、これに続く行番号、即ちダブルワード・アドレス番
号（行Ｒ5乃至Ｒ7）と、これに続くアレイ識別番号、即
ちアイランドの識別番号（メモリ・アイランド２１0乃
至２１15の１つをアドレスする）と、これに続くアイラ
ンド・ワード・アドレス（３２Ｋの内の１つのアドレ
ス）とを含み、最後に読み取り及び書き込み用の制御信
号を従えている。クロス・ポイント・スイツチ１３は、
ＢＳＭアドレスからＢＳＭを選択し、そして、図４のフ
オーマツトで示したようなアドレス・ビツトの残部及び
制御ビツトを選択されたＢＳＭに通過する。
テム１５が示されている。ＢＳＭ１７0乃至１７31の各
々は、行Ｒ0乃至Ｒ7によつて表示されているように８行
のチツプ・グループを含んでいる。例えば、図示されて
いるように、１つの行のチツプ・グループ毎に８個のチ
ツプ、１９0乃至１９7がある。各チツプ１９は、１６個
のメモリ・アイランド２１0乃至２１15と制御ロジツク
のセクシヨン２１とで構成されている。各アイランド、
即ちアレイは３２Ｋ（Ｋ＝１０２４個）のアドレス可能
なロケーシヨンを含んでいる。各ロケーシヨンは９個の
ビツトを含んでいる。プロセツサ１１からのアドレス信
号（図３に示したようなフオーマツトを持つている）
は、ＢＳＭ番号、即ちＢＳＭアドレス（ＢＳＭ１７0乃
至１７31の１つをアドレスするアドレス、Ｒ0乃至Ｒ4）
と、これに続く行番号、即ちダブルワード・アドレス番
号（行Ｒ5乃至Ｒ7）と、これに続くアレイ識別番号、即
ちアイランドの識別番号（メモリ・アイランド２１0乃
至２１15の１つをアドレスする）と、これに続くアイラ
ンド・ワード・アドレス（３２Ｋの内の１つのアドレ
ス）とを含み、最後に読み取り及び書き込み用の制御信
号を従えている。クロス・ポイント・スイツチ１３は、
ＢＳＭアドレスからＢＳＭを選択し、そして、図４のフ
オーマツトで示したようなアドレス・ビツトの残部及び
制御ビツトを選択されたＢＳＭに通過する。
【０００８】図５は本発明のＢＳＭの構造を示すブロツ
ク図である。クロス・ポイント・スイツチ１３からのア
ドレス及び制御情報（図３）は入力要求の待ち行列中に
ストアされるが、他方、ダブルワード（ＤＷ）エレメン
ト中のデータは、データ・バツフア３６にストアされ
る。入力要求のキユーはＦＩＦＯ（先入れ先出し）順序
で複数の要求をストアする。入力要求の待ち行列３４中
のアドレス及び制御情報は、アドレス及び制御ロジツク
３８によつてアクセスされ、アドレス及び制御ロジツク
３８は、要求されたアドレス及び制御信号及びチツプ・
セツト選択信号をメモリ・アレイ４０に対して発生す
る。図示の実施例において、メモリ・アレイ４０は、８
個のチツプ・セツト、即ち行Ｒ0乃至Ｒ7で構成されてい
るものと仮定する。データ・バツフア３６中のデータは
アドレス及び制御ロジツク３８の制御の下でメモリ・ア
レイ４０にデータを入力する入力データ・ステアリング
（steering）ロジツク４２によつてアクセスされる。ま
た、アドレス及び制御ロジツク３８は、出力データの制
御信号を出力データ・ステアリング・ロジツク４４に与
える。出力データ・ステアリング・ロジツク４４はメモ
リ・アレイ４０から読み出されたデータをストアし、Ｄ
Ｗバス４４1にデータを出力するためのバツフアを含ん
でいる。
ク図である。クロス・ポイント・スイツチ１３からのア
ドレス及び制御情報（図３）は入力要求の待ち行列中に
ストアされるが、他方、ダブルワード（ＤＷ）エレメン
ト中のデータは、データ・バツフア３６にストアされ
る。入力要求のキユーはＦＩＦＯ（先入れ先出し）順序
で複数の要求をストアする。入力要求の待ち行列３４中
のアドレス及び制御情報は、アドレス及び制御ロジツク
３８によつてアクセスされ、アドレス及び制御ロジツク
３８は、要求されたアドレス及び制御信号及びチツプ・
セツト選択信号をメモリ・アレイ４０に対して発生す
る。図示の実施例において、メモリ・アレイ４０は、８
個のチツプ・セツト、即ち行Ｒ0乃至Ｒ7で構成されてい
るものと仮定する。データ・バツフア３６中のデータは
アドレス及び制御ロジツク３８の制御の下でメモリ・ア
レイ４０にデータを入力する入力データ・ステアリング
（steering）ロジツク４２によつてアクセスされる。ま
た、アドレス及び制御ロジツク３８は、出力データの制
御信号を出力データ・ステアリング・ロジツク４４に与
える。出力データ・ステアリング・ロジツク４４はメモ
リ・アレイ４０から読み出されたデータをストアし、Ｄ
Ｗバス４４1にデータを出力するためのバツフアを含ん
でいる。
【０００９】図５に示された要求の待ち行列３４の最上
部の要求（ＦＩＦＯ順序において次に読み出される要
求）はアドレス及び制御ロジツク３８に供給され、アド
レス及び制御ロジツク３８の細部は図６に示されてい
る。図５のアドレス及び制御ロジツク３８は、図６に示
されているように、要求制御ロジツク５０と、チツプ・
セツト及びアイランド使用中カウンタ（island busy co
unter）４８と、出力制御遅延ロジツク５２とを含んで
いる。入力要求レジスタ（ＩＲＲ）３４Ａは、そのフイ
ールドによつて、現在実行中の要求を保持する。ブロツ
ク４８は８個のチツプ・セツト使用中カウンタ(chip se
t busy counter)４８0乃至４８7と、１２８個のアイラ
ンド使用中カウンタ４８0-0乃至４８7-15とを表わして
いる。チツプ・セツト使用中カウンタは、８個のチツプ
・セツトの内のどのチツプ・セツトが要求を受け取るの
に使用可能かを判別する。図７は１つのチツプ・セツト
使用中カウンタと、１つのアイランド使用中カウンタを
夫々示している。チツプ・セツト使用中カウンタ４８
は、事前に設定される値から０値まで逓減するカウンタ
である。この事前設定値は、チツプの使用中のサイクル
時間を表わす値であり、この実施例においては２マシン
・サイクルである。８個のチツプ使用中カウンタの内の
いずれかのカウンタが０値でなければ、そのようなカウ
ンタは毎マシン・サイクル毎に０値まで１つづつ減少さ
れ、チツプ使用中カウンタが０値にある場合には、その
カウンタに対応するチツプ・セツトは使用中ではないこ
とを表わしている。要求が実行される時に、対応するチ
ツプ・セツト使用中カウンタは事前設定値にセツトされ
る。チツプ・セツトが使用中のサイクルにおいて、事前
設定値のセツトが生じる。アイランド使用中カウンタは
同じように事前設定値がセツトされる（この実施例にお
いて、アイランド使用中の時間の長さは１６サイクルで
ある）。
部の要求（ＦＩＦＯ順序において次に読み出される要
求）はアドレス及び制御ロジツク３８に供給され、アド
レス及び制御ロジツク３８の細部は図６に示されてい
る。図５のアドレス及び制御ロジツク３８は、図６に示
されているように、要求制御ロジツク５０と、チツプ・
セツト及びアイランド使用中カウンタ（island busy co
unter）４８と、出力制御遅延ロジツク５２とを含んで
いる。入力要求レジスタ（ＩＲＲ）３４Ａは、そのフイ
ールドによつて、現在実行中の要求を保持する。ブロツ
ク４８は８個のチツプ・セツト使用中カウンタ(chip se
t busy counter)４８0乃至４８7と、１２８個のアイラ
ンド使用中カウンタ４８0-0乃至４８7-15とを表わして
いる。チツプ・セツト使用中カウンタは、８個のチツプ
・セツトの内のどのチツプ・セツトが要求を受け取るの
に使用可能かを判別する。図７は１つのチツプ・セツト
使用中カウンタと、１つのアイランド使用中カウンタを
夫々示している。チツプ・セツト使用中カウンタ４８
は、事前に設定される値から０値まで逓減するカウンタ
である。この事前設定値は、チツプの使用中のサイクル
時間を表わす値であり、この実施例においては２マシン
・サイクルである。８個のチツプ使用中カウンタの内の
いずれかのカウンタが０値でなければ、そのようなカウ
ンタは毎マシン・サイクル毎に０値まで１つづつ減少さ
れ、チツプ使用中カウンタが０値にある場合には、その
カウンタに対応するチツプ・セツトは使用中ではないこ
とを表わしている。要求が実行される時に、対応するチ
ツプ・セツト使用中カウンタは事前設定値にセツトされ
る。チツプ・セツトが使用中のサイクルにおいて、事前
設定値のセツトが生じる。アイランド使用中カウンタは
同じように事前設定値がセツトされる（この実施例にお
いて、アイランド使用中の時間の長さは１６サイクルで
ある）。
【００１０】図６に示した要求制御ロジツク５０は、図
８に示したチツプ・セツト使用中カウンタ及びアイラン
ド使用中カウンタのロジツクを含んでいる。入力要求レ
ジスタ（ＩＲＲ）３４ＡからのＤＷアドレスは、図８の
デコーダ６３でデコードされ、そして、若し、その要求
が有効ならば、レジスタ６１は、使用するチツプ・セツ
ト使用中カウンタ（例えば、図７のチツプ・セツト使用
中カウンタ４８Ｎ）へセツト信号を与え、そのチツプ・
セツト使用中カウンタに事前設定値をセツトする。同様
に、入力要求レジスタ３４からのアイランド・アドレス
は、デコーダ６３においてデコードされ、レジスタ６４
がセツトされ、そして、使用されるアイランド・カウン
タ（例えば、アイランド使用中カウンタ４８X-Y）は事
前設定値をセツトされる。また、制御ロジツク５０中の
ＤＷアドレスは図５に示された入力及び出力データ・ス
テアリング・ロジツク４２及び４４の両方の制御信号を
発生する。出力データの制御は、複数個のシフトレジス
タによるチツプ・セツトのアクセス時間のために遅延さ
れる。従つて、チツプ・セツト使用中カウンタ及びアイ
ランド使用中カウンタ４８とロジツク５０とは、チツプ
・セツト（又は、行、またはアイランド）が前の要求に
より使用中であるか否かを決定する手段を与える。ロジ
ツク５０は、図１２の流れ図に従つて動作するマイクロ
コードか、または状態マシンのいずれかを含んでいる。
８に示したチツプ・セツト使用中カウンタ及びアイラン
ド使用中カウンタのロジツクを含んでいる。入力要求レ
ジスタ（ＩＲＲ）３４ＡからのＤＷアドレスは、図８の
デコーダ６３でデコードされ、そして、若し、その要求
が有効ならば、レジスタ６１は、使用するチツプ・セツ
ト使用中カウンタ（例えば、図７のチツプ・セツト使用
中カウンタ４８Ｎ）へセツト信号を与え、そのチツプ・
セツト使用中カウンタに事前設定値をセツトする。同様
に、入力要求レジスタ３４からのアイランド・アドレス
は、デコーダ６３においてデコードされ、レジスタ６４
がセツトされ、そして、使用されるアイランド・カウン
タ（例えば、アイランド使用中カウンタ４８X-Y）は事
前設定値をセツトされる。また、制御ロジツク５０中の
ＤＷアドレスは図５に示された入力及び出力データ・ス
テアリング・ロジツク４２及び４４の両方の制御信号を
発生する。出力データの制御は、複数個のシフトレジス
タによるチツプ・セツトのアクセス時間のために遅延さ
れる。従つて、チツプ・セツト使用中カウンタ及びアイ
ランド使用中カウンタ４８とロジツク５０とは、チツプ
・セツト（又は、行、またはアイランド）が前の要求に
より使用中であるか否かを決定する手段を与える。ロジ
ツク５０は、図１２の流れ図に従つて動作するマイクロ
コードか、または状態マシンのいずれかを含んでいる。
【００１１】図９はメモリ・アレイ４０を構成するチツ
プ・セツト（チツプのグループ）を示す図である。この
実施例において、８個のチツプ・セツト、つまり、チツ
プ・セツトＲ0乃至Ｒ7の行がある。図１０に示したよう
に、各チツプ・セツト、またはチツプ・セツトの行は、
ＤＷ0がインターリーブ０に含まれ、ＤＷ1がインターリ
ーブ１に含まれる等々の態様になるように、ＤＷインタ
ーリーブで構成されている。ＢＳＭのこのロジツクは１
つのインターリーブからＤＷをＤＷバス上に位置付ける
のを可能にする。図１１は８個のチツプ・セツトを有す
るＢＳＭのためのデータ流を示すブロツク図である。入
力データ・ステアリング（差し向け）ロジツク４２の中
のデータは、ＤＷと表示されたダブルワードをバス１８
Ａを介して受け取り、そのＤＷを対応するチツプ・セツ
ト（Ｒ0乃至Ｒ7）に差し向ける。同様に、出力データ・
ステアリング・ロジツク４４は、８個のチツプの各々か
らＤＷを受け取り、これらのＤＷから１つのＤＷを選択
し、そして、ＤＷバス１５Ｂ上に選択されたＤＷを出力
する。
プ・セツト（チツプのグループ）を示す図である。この
実施例において、８個のチツプ・セツト、つまり、チツ
プ・セツトＲ0乃至Ｒ7の行がある。図１０に示したよう
に、各チツプ・セツト、またはチツプ・セツトの行は、
ＤＷ0がインターリーブ０に含まれ、ＤＷ1がインターリ
ーブ１に含まれる等々の態様になるように、ＤＷインタ
ーリーブで構成されている。ＢＳＭのこのロジツクは１
つのインターリーブからＤＷをＤＷバス上に位置付ける
のを可能にする。図１１は８個のチツプ・セツトを有す
るＢＳＭのためのデータ流を示すブロツク図である。入
力データ・ステアリング（差し向け）ロジツク４２の中
のデータは、ＤＷと表示されたダブルワードをバス１８
Ａを介して受け取り、そのＤＷを対応するチツプ・セツ
ト（Ｒ0乃至Ｒ7）に差し向ける。同様に、出力データ・
ステアリング・ロジツク４４は、８個のチツプの各々か
らＤＷを受け取り、これらのＤＷから１つのＤＷを選択
し、そして、ＤＷバス１５Ｂ上に選択されたＤＷを出力
する。
【００１２】図１２を参照して、要求制御ロジツク５０
の動作を以下に説明する。要求制御ロジツク５０はデコ
ーダ（図８のデコーダ６３）でＤＷアドレスをデコード
し、若し、その要求が「有効」でなければ（例えば、要
求がない）、システムは１マシン・サイクルの間待機
し、レジスタ（図８のレジスタ６１）中に次の要求をラ
ツチする。若し、要求が「有効」であれば、要求制御ロ
ジツク５０は、そのチツプが使用中であるか否かをチエ
ツクする。若し、「使用中」ならば、図１３に示したよ
うに、同じチツプ・セツトは、１マシン・サイクルの後
に再度チエツクされる。若し、そのチツプが「使用中」
でなければ、デコードされたアイランド・アドレスは、
そのアイランドが使用中であるか否かを調べるためにチ
エツクされる。若し、そのアイランドが「使用中」であ
れば、そのアイランドは、そのアイランドが使用中でな
く再度アドレスされる前に、１マシン・サイクル待機し
なければならない。若し、アイランドが使用中でなけれ
ば、取り出し動作、またはストア動作が遂行される。取
り出し動作、またはストア動作が遂行さている時に、チ
ツプ・セツト使用中カウンタ及びアイランド使用中カウ
ンタがセツトされる。他のチツプ・セツトは、図１３で
示されているように各マシン・サイクルでアクセスする
ことができる。同じチツプ・セツトは、異なつたアイラ
ンドにアクセスを与えるために、２サイクルの後にアク
セスすることができる。同じチツプ・セツト上の同じア
イランドへのデータ・アクセスは、カウンタによつて事
前設定されているような１６マシン・サイクルを必要と
する。このシステムは、使用中カウンタをセツトした後
に、次の要求（図８のレジスタ６１及び６４の中の要
求）をラツチする前に１マシン・サイクルの間待機す
る。
の動作を以下に説明する。要求制御ロジツク５０はデコ
ーダ（図８のデコーダ６３）でＤＷアドレスをデコード
し、若し、その要求が「有効」でなければ（例えば、要
求がない）、システムは１マシン・サイクルの間待機
し、レジスタ（図８のレジスタ６１）中に次の要求をラ
ツチする。若し、要求が「有効」であれば、要求制御ロ
ジツク５０は、そのチツプが使用中であるか否かをチエ
ツクする。若し、「使用中」ならば、図１３に示したよ
うに、同じチツプ・セツトは、１マシン・サイクルの後
に再度チエツクされる。若し、そのチツプが「使用中」
でなければ、デコードされたアイランド・アドレスは、
そのアイランドが使用中であるか否かを調べるためにチ
エツクされる。若し、そのアイランドが「使用中」であ
れば、そのアイランドは、そのアイランドが使用中でな
く再度アドレスされる前に、１マシン・サイクル待機し
なければならない。若し、アイランドが使用中でなけれ
ば、取り出し動作、またはストア動作が遂行される。取
り出し動作、またはストア動作が遂行さている時に、チ
ツプ・セツト使用中カウンタ及びアイランド使用中カウ
ンタがセツトされる。他のチツプ・セツトは、図１３で
示されているように各マシン・サイクルでアクセスする
ことができる。同じチツプ・セツトは、異なつたアイラ
ンドにアクセスを与えるために、２サイクルの後にアク
セスすることができる。同じチツプ・セツト上の同じア
イランドへのデータ・アクセスは、カウンタによつて事
前設定されているような１６マシン・サイクルを必要と
する。このシステムは、使用中カウンタをセツトした後
に、次の要求（図８のレジスタ６１及び６４の中の要
求）をラツチする前に１マシン・サイクルの間待機す
る。
【００１３】図１４を参照すると、メモリ・チツプのブ
ロツク図が示されている。メモリ・チツプは、１６個の
アイランド（２２0乃至２２15）を含んでおり、各アイ
ランドは３２Ｋのワード・ロケーシヨンを有し、各ワー
ド・ロケーシヨンは、夫々、９個のデータ・ビツトを保
持している。９ビツトのアイランド・ワード・アドレス
は、１５ビツト長（ビツト１２乃至ビツト２６）であ
る。アイランドは、図示したように、チツプの長手方向
で対向する縁に沿つて配分されている。制御セクシヨン
２１は、アイランド・コントローラ（２３0乃至２
３15）とデータ及び制御バスとを含んでおり、各アイラ
ンド・コントローラは、チツプの中心線に沿つたアドレ
ス、データ及び制御バスとアイランドとの間に位置付け
られている。図１４に示したように、チツプへの入力バ
ス２１Ｂのアイランド・アドレス、データ入力及び制御
ラインは、チツプの中心の長手方向に沿つて配置され、
バス２１Ｂの両側に沿つて配分された各アイランドのた
めのアイランド・コントローラ（２３0乃至２３15）へ
の分岐線に接続されている。データ出力（９ビツト）
と、エラー信号ラインは、出力バス２１Ｃに沿つて接続
されている。アドレス（１５ビツト）、データ・ビツト
及び制御ビツトは、コントローラからアイランドへ送ら
れ、ワード・ロケーシヨンにあるアイランドからのデー
タはアイランド・コントローラに送られる。
ロツク図が示されている。メモリ・チツプは、１６個の
アイランド（２２0乃至２２15）を含んでおり、各アイ
ランドは３２Ｋのワード・ロケーシヨンを有し、各ワー
ド・ロケーシヨンは、夫々、９個のデータ・ビツトを保
持している。９ビツトのアイランド・ワード・アドレス
は、１５ビツト長（ビツト１２乃至ビツト２６）であ
る。アイランドは、図示したように、チツプの長手方向
で対向する縁に沿つて配分されている。制御セクシヨン
２１は、アイランド・コントローラ（２３0乃至２
３15）とデータ及び制御バスとを含んでおり、各アイラ
ンド・コントローラは、チツプの中心線に沿つたアドレ
ス、データ及び制御バスとアイランドとの間に位置付け
られている。図１４に示したように、チツプへの入力バ
ス２１Ｂのアイランド・アドレス、データ入力及び制御
ラインは、チツプの中心の長手方向に沿つて配置され、
バス２１Ｂの両側に沿つて配分された各アイランドのた
めのアイランド・コントローラ（２３0乃至２３15）へ
の分岐線に接続されている。データ出力（９ビツト）
と、エラー信号ラインは、出力バス２１Ｃに沿つて接続
されている。アドレス（１５ビツト）、データ・ビツト
及び制御ビツトは、コントローラからアイランドへ送ら
れ、ワード・ロケーシヨンにあるアイランドからのデー
タはアイランド・コントローラに送られる。
【００１４】図１５及び図１６を参照すると、図１４に
示したメモリ・チツプのデータ流が示されている。各ア
イランド・コントローラはアイランド・アドレスを受け
取り、そして、識別されたアイランド・コントローラ
は、要求の有効性をチエツクし、若し、有効ならば、ア
ドレスに対してアイランド識別子が有効か否かをチエツ
クし、若し、正しければ読み取り動作、または書き込み
動作を開始する。アイランド・コントローラからの２ビ
ツト信号は読み取り、または書き込み動作を制御する。
また、アイランド・コントローラは、アイランドの３２
Ｋワード・アレイからの９ビツト・ワードに１５ビツト
・アドレスを差し向ける。書き込み動作、または読み取
り動作は、新しいアイランド識別子が割り当てられた識
別子と合致せず、アイランド・カウンタが０に逓減しな
い場合には、エラー信号を与えるために、１６マシン・
サイクルを計数するアイランド・コントローラ中のアイ
ランド使用中カウンタをセツトする。この場合、エラー
信号はＢＳＭに送られる。
示したメモリ・チツプのデータ流が示されている。各ア
イランド・コントローラはアイランド・アドレスを受け
取り、そして、識別されたアイランド・コントローラ
は、要求の有効性をチエツクし、若し、有効ならば、ア
ドレスに対してアイランド識別子が有効か否かをチエツ
クし、若し、正しければ読み取り動作、または書き込み
動作を開始する。アイランド・コントローラからの２ビ
ツト信号は読み取り、または書き込み動作を制御する。
また、アイランド・コントローラは、アイランドの３２
Ｋワード・アレイからの９ビツト・ワードに１５ビツト
・アドレスを差し向ける。書き込み動作、または読み取
り動作は、新しいアイランド識別子が割り当てられた識
別子と合致せず、アイランド・カウンタが０に逓減しな
い場合には、エラー信号を与えるために、１６マシン・
サイクルを計数するアイランド・コントローラ中のアイ
ランド使用中カウンタをセツトする。この場合、エラー
信号はＢＳＭに送られる。
【００１５】図１７を参照すると、アイランド・コント
ローラのブロツク図が示されている。アイランド・アド
レスの１９ビツトはチツプ上のアイランド（０乃至１
５）を識別する４ビツトと、アイランド上のワード・ロ
ケーシヨンを識別するための１５ビツトとで構成されて
いる。アイランド識別子デコーダ１０１は、アイランド
の識別子が入力アドレスと合致した時にアイランド選択
信号を与える。動作コントローラ１０３は、状態マシン
を構成するか、または図１６の流れ図の動作を遂行する
マイクロコードを含んでいる。アイランド使用中カウン
タ１０５が合致されたアイランド識別子アドレスを検出
した時に、カウンタ１０５をセツトする。アイランド使
用中カウンタ１０５は、アイランドの使用中でカウンタ
がゼロになり、これによりそのカウンタがリセツトされ
るまで、使用中信号を与える。若し、アイランドが使用
中であり、入力アドレスが、使用中であるアイランドの
識別子と合致し、そして、そのカウンタがゼロにリセツ
トされていない場合にはＢＳＭにエラー信号を与える。
読み取り及び書き込みのための制御信号はコントローラ
とアイランド使用中検出器とに送られる。
ローラのブロツク図が示されている。アイランド・アド
レスの１９ビツトはチツプ上のアイランド（０乃至１
５）を識別する４ビツトと、アイランド上のワード・ロ
ケーシヨンを識別するための１５ビツトとで構成されて
いる。アイランド識別子デコーダ１０１は、アイランド
の識別子が入力アドレスと合致した時にアイランド選択
信号を与える。動作コントローラ１０３は、状態マシン
を構成するか、または図１６の流れ図の動作を遂行する
マイクロコードを含んでいる。アイランド使用中カウン
タ１０５が合致されたアイランド識別子アドレスを検出
した時に、カウンタ１０５をセツトする。アイランド使
用中カウンタ１０５は、アイランドの使用中でカウンタ
がゼロになり、これによりそのカウンタがリセツトされ
るまで、使用中信号を与える。若し、アイランドが使用
中であり、入力アドレスが、使用中であるアイランドの
識別子と合致し、そして、そのカウンタがゼロにリセツ
トされていない場合にはＢＳＭにエラー信号を与える。
読み取り及び書き込みのための制御信号はコントローラ
とアイランド使用中検出器とに送られる。
【００１６】図１８を参照すると、アイランドのタイミ
ングを示す図が示されている。アイランドのアクセス及
び使用時間は１６マシン・サイクルである。例えば、ア
イランド０はサイクル１の間で選択され、そして、その
データはサイクル時間１７で出力される。アイランド０
はサイクル１７、またはそれ以降において新しい要求に
よりアクセスすることができる。同じチツプ上の他のア
イランドは、１サイクルおきに選択することができる。
ングを示す図が示されている。アイランドのアクセス及
び使用時間は１６マシン・サイクルである。例えば、ア
イランド０はサイクル１の間で選択され、そして、その
データはサイクル時間１７で出力される。アイランド０
はサイクル１７、またはそれ以降において新しい要求に
よりアクセスすることができる。同じチツプ上の他のア
イランドは、１サイクルおきに選択することができる。
【００１７】
【発明の効果】本発明は、メモリ・システムにおいて、
高い速度のデータの読み取り動作、または書き込み動作
を与え、大量のメモリ・エレメントの読み取り、または
書き込み動作を同時に処理することができる。
高い速度のデータの読み取り動作、または書き込み動作
を与え、大量のメモリ・エレメントの読み取り、または
書き込み動作を同時に処理することができる。
【図１】本発明に従つたコンピユータ・システムのブロ
ツク図である。
ツク図である。
【図２】本発明に従つたメモリ・システムを説明するた
めのブロツク図である。
めのブロツク図である。
【図３】ＢＳＭ要求のフオーマツトを示す図である。
【図４】ＢＳＭの入力要求レジスタへの入力要求のフオ
ーマツトを示す図である。
ーマツトを示す図である。
【図５】ＢＳＭ、即ちメモリ・エレメントのブロツク図
である。
である。
【図６】ＢＳＭのアドレス及び制御ロジツクのブロツク
図である。
図である。
【図７】ＢＳＭのチツプ・セツト使用中カウンタとアイ
ランド使用中カウンタを示す図である。
ランド使用中カウンタを示す図である。
【図８】チツプ・セツト及びアイランド・セツト・カウ
ンタを示す図である。
ンタを示す図である。
【図９】メモリ・アレイのアドレス動作を示す図であ
る。
る。
【図１０】チツプ・セツトの中のデータの位置付けを示
す図である。
す図である。
【図１１】ＢＳＭのデータの流れを示す図である。
【図１２】ＢＳＭのデータ流を説明するための流れ図で
ある。
ある。
【図１３】ＢＳＭのタイミングを示す図である。
【図１４】メモリ・チツプを示すブロツク図である。
【図１５】メモリ・チツプを単純化したロジツクのブロ
ツク図である。
ツク図である。
【図１６】アイランド・コントローラの動作を説明する
ための流れ図である。
ための流れ図である。
【図１７】アイランド・コントローラの細部を示すブロ
ツク図である。
ツク図である。
【図１８】アイランドへのアクセス時間の経過を示すタ
イミング図である。
イミング図である。
１０ コンピユータ・システム １１0乃至１１M プロセツサ １２Ａ、１２Ｂ ダブルワード・バス １３ クロスポイント・スイツチ １５ メモリ・システム １７0乃至１７31 基本ストレージ・モジユール（ＢＳ
Ｍ） １９0乃至１９7 チツプ ２１Ａ 制御ロジツクのセクシヨン ２１0乃至２１15 アイランド ２２0乃至２２15 ３４ 入力要求の待ち行列 ３６ データ・バツフア ３８ アドレス及び制御ロジツク ４０ メモリ・アレイ ４２ 入力データ・ステアリング・ロジツク ４４ 出力データ・ステアリング・ロジツク ４８ チツプ・セツト使用中及びアイランド使用中カウ
ンタ ５０ 要求制御ロジツク ５２ 出力制御遅延ロジツク
Ｍ） １９0乃至１９7 チツプ ２１Ａ 制御ロジツクのセクシヨン ２１0乃至２１15 アイランド ２２0乃至２２15 ３４ 入力要求の待ち行列 ３６ データ・バツフア ３８ アドレス及び制御ロジツク ４０ メモリ・アレイ ４２ 入力データ・ステアリング・ロジツク ４４ 出力データ・ステアリング・ロジツク ４８ チツプ・セツト使用中及びアイランド使用中カウ
ンタ ５０ 要求制御ロジツク ５２ 出力制御遅延ロジツク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビリー・ジャック・ノウレス アメリカ合衆国ニューヨーク州、キングス トン、ハーレイ・アベニュー 72番地 (72)発明者 ウイリアム・ロバート・ミラニ アメリカ合衆国ニューヨーク州、ウッドス トック、バンデボガート・ロード 29番地 (72)発明者 ダグラス・レイモンド・モラン アメリカ合衆国テキサス州、オースチン、 ツイード・ベルウィック・ドライブ 9105 番地 (72)発明者 デール・エドワード・ポンティウス アメリカ合衆国バーモント州、コルチェス ター、バーバラ・テラス ４番地 (72)発明者 ドナルド・ウォルター・プライス アメリカ合衆国ニューヨーク州、レーク・ カトリーヌ、ドリス・レーン 57番地 (72)発明者 ロバート・タムリン アメリカ合衆国バーモント州、ジェリコ、 スターバード・ロード 10番地 (72)発明者 イーミン・ティン アメリカ合衆国ニューヨーク州、コーンウ オール、ルート、９ダブリュ 400番地 (72)発明者 デ・トラン アメリカ合衆国ニューヨーク州、ウッドス トック、ナイルス・ドライブ 12番地 (72)発明者 ヘンリイ・イェー アメリカ合衆国マサチューセッツ州、アク トン、ブロムフイールド・ロード 17番地
Claims (4)
- 【請求項１】 各メモリ・エレメントが複数個のメモリ
・チツプ・グループを含む複数個のメモリ・エレメント
の各々は別個にアドレスすることが可能であり、かつ、
コンピユータのマシン・サイクル毎に読み取り、または
書き込み動作を同時に遂行することができることと、各
メモリ・チツプ・グループは、インターレースされてお
り、かつ、オフセツトされた時間で始動されることと、
各グループ中の各チツプは、夫々のアイランドにアドレ
スすることができる複数のアイランドを含むことと、 上記メモリ・エレメントは、メモリ・チツプ上の正しい
アイランドへアドレスを差し向けるためのロジツク手段
を各メモリ・エレメント中に含むこととからなるメモリ
・システム。 - 【請求項２】 各メモリ・エレメントは、使用中のアイ
ランドに対する要求をストアするための待ち行列を有す
ることと、アイランドが不使用になると直ちに動作を復
帰する手段を有することとを特徴とする請求項１に記載
のメモリ・システム。 - 【請求項３】 動作を復帰する上記手段はチツプ・セツ
ト使用中カウンタ及びアイランド使用中カウンタを有す
ることと、上記チツプ・セツト使用中カウンタ及びアイ
ランド使用中カウンタを既知のアレイ使用時間の値に事
前に設定するために、上記チツプ・グループ、またはア
イランドへのアクセスをデコードするための手段を有す
ることを特徴とする請求項２に記載のメモリ・システ
ム。 - 【請求項４】 メモリ・ロケーシヨンのアレイを含む複
数個のメモリ・アイランドと、 上記メモリ・ロケーシヨンをアドレスするためのアドレ
ス・バス手段と、 上記メモリ・ロケーシヨンからの、または上記メモリ・
ロケーシヨンへのアクセスを制御するために各アイラン
ドと上記バスとの間で結合された別個のアイランド・コ
ントローラとを含み、 同じチツプの複数のアイランドの同時使用を達成するこ
とを特徴とするメモリ・チツプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/786,139 US5278800A (en) | 1991-10-31 | 1991-10-31 | Memory system and unique memory chip allowing island interlace |
| US786139 | 1991-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216749A true JPH05216749A (ja) | 1993-08-27 |
Family
ID=25137699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258090A Pending JPH05216749A (ja) | 1991-10-31 | 1992-09-28 | メモリ・システム及びメモリ・チツプ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5278800A (ja) |
| EP (1) | EP0540363A1 (ja) |
| JP (1) | JPH05216749A (ja) |
| BR (1) | BR9203918A (ja) |
| CA (1) | CA2074879A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994003901A1 (en) | 1992-08-10 | 1994-02-17 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| US5508968A (en) * | 1994-08-12 | 1996-04-16 | International Business Machines Corporation | Dynamic random access memory persistent page implemented as processor register sets |
| EP0741387B1 (en) * | 1995-05-05 | 2000-01-12 | STMicroelectronics S.r.l. | Nonvolatile memory device with sectors of preselectable size and number |
| DE69520665T2 (de) * | 1995-05-05 | 2001-08-30 | Stmicroelectronics S.R.L., Agrate Brianza | Anordnung von nichtflüchtigen EEPROM,insbesondere Flash-EEPROM |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142459A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 主記憶装置 |
| JPS59148950A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | パイプライン処理におけるメモリ制御方式 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3449723A (en) * | 1966-09-12 | 1969-06-10 | Ibm | Control system for interleave memory |
| US3863232A (en) * | 1973-12-26 | 1975-01-28 | Ibm | Associative array |
| DE2537787A1 (de) * | 1975-08-25 | 1977-03-03 | Computer Ges Konstanz | Modularer arbeitsspeicher fuer eine datenverarbeitungsanlage und verfahren zum durchfuehren von speicherzugriffen an diesem speicher |
| US4117546A (en) * | 1977-12-30 | 1978-09-26 | International Business Machines Corporation | Interlaced ccd memory |
| DE3141882A1 (de) * | 1981-10-22 | 1983-05-05 | Agfa-Gevaert Ag, 5090 Leverkusen | Dynamische schreib- und lesespeichervorrichtung |
| JPS6386974A (ja) * | 1986-09-30 | 1988-04-18 | Nec Corp | 電荷転送撮像素子とその駆動方法 |
| US4845677A (en) * | 1987-08-17 | 1989-07-04 | International Business Machines Corporation | Pipelined memory chip structure having improved cycle time |
| US4924375A (en) * | 1987-10-23 | 1990-05-08 | Chips And Technologies, Inc. | Page interleaved memory access |
| US5150328A (en) * | 1988-10-25 | 1992-09-22 | Internation Business Machines Corporation | Memory organization with arrays having an alternate data port facility |
| US5047921A (en) * | 1989-01-31 | 1991-09-10 | International Business Machines Corporation | Asynchronous microprocessor random access memory arbitration controller |
| US4954987A (en) * | 1989-07-17 | 1990-09-04 | Advanced Micro Devices, Inc. | Interleaved sensing system for FIFO and burst-mode memories |
| US5060145A (en) * | 1989-09-06 | 1991-10-22 | Unisys Corporation | Memory access system for pipelined data paths to and from storage |
-
1991
- 1991-10-31 US US07/786,139 patent/US5278800A/en not_active Expired - Fee Related
-
1992
- 1992-07-29 CA CA002074879A patent/CA2074879A1/en not_active Abandoned
- 1992-09-28 JP JP4258090A patent/JPH05216749A/ja active Pending
- 1992-10-08 BR BR929203918A patent/BR9203918A/pt not_active Application Discontinuation
- 1992-10-30 EP EP92309984A patent/EP0540363A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142459A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 主記憶装置 |
| JPS59148950A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | パイプライン処理におけるメモリ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0540363A1 (en) | 1993-05-05 |
| BR9203918A (pt) | 1993-05-04 |
| CA2074879A1 (en) | 1993-05-01 |
| US5278800A (en) | 1994-01-11 |
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