JPS59148950A

JPS59148950A - パイプライン処理におけるメモリ制御方式

Info

Publication number: JPS59148950A
Application number: JP2152083A
Authority: JP
Inventors: Yoshifumi Ojiro; 雄城　嘉史
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-02-14
Filing date: 1983-02-14
Publication date: 1984-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は、計算機系統の主記憶制御装置の制御方式に関
し、特にパイプライン処理方式を採用しかつ内部に大域
的緩衝記憶手段を備えた主記憶制御装置のメモリ制御方
式に関する。

（２）技術の背景大型汎用計算機に於いては機能分散化による系統全体の
性能向上が試みられているが、そのため主記憶装置（Ｍ
８Ｕ）を独占的に管理する主記憶制御装置（ＭＣＵ　）
内に設けられた大域的緩衝記憶手段（ＧＢＳ）に対して
参照要求を発生する処理要求発生源の数が増大しつつあ
る。しかしながらこれらの処理要求は、高度にインテリ
ジェント化された各処理要求発生源が独自に発生し送出
するようになっており、通常はこれらの処理要求の厳密
な時間関係まで管理していないためにＧＢＳ等の資源の
使用において競合を生ずる事態が発生していた。

（３）従来技術と問題点パイプライン処理方式を採用する計算装置では先行する
要求に関する処理が後続する要求の処理実行を妨害する
ような状況が生ずることかある。

例えｔｆ、ＧＢＳのアクセスは通常、１マシンサイクル
で終了することができないので、先行する要求のアクセ
スが終了する寸でＣＢＳあるいはインタリーブされたＧ
ＢＳの１パンクに対して後続の要求がアクセスできない
という状態が生ずる。まタックイブライン処理の各工程
での処理事項に当てはまらないすなわち必要なデータが
ないというような例外事項が発生することによって、先
行する要求が処理されず従って後続する要求がつまって
しまうといった状態が生することがある。このよりな／
４’イブライン処理処理圧於ける２つの要求の間で競合
が生じた場合に、計算装置全体のスループットを低下さ
せないため、競合を生じた２つの要求のうち後続の要求
をパイプライン中から抹消し、パイプラインの入口にて
保持されている該要求を査度パイプラインに投入させる
というメモリ制御方式として無効（ナリファイ）制御が
通常行われてきた。すなわちナリファイ制御は比較的サ
イクルタイムの長いＣＢＳとＭＣＵ内の他の手段を効率
的に動作させるための手法であるといえるが、ＣＢＳの
使用率（ビジィ率）が上がって来るとナリファイ制御を
受ける確率が急速に増大し平均待ち時間を急増させてし
まう。従りてこのようなナリファイ制御が行われる確率
が高いと計算装置全体のスループ、トを低下させるとい
う問題があった。

（４）発明の目的本発明の目的は、上記の問題点に鑑みＭＣＵ内にＧＢＳ
の各バンクに対応して処理要求１つ以上を蓄積できる先
入れ先出し形式のキー−構成手段としてのＦＩＦＯバッ
ファを設けるという着想に基つき、ナリファイ制御され
る確率を低下させ計算装置全体のスループットを向上さ
せることにある。

（５）発明の構成この目的は、本発明によれは、主記憶参照要求を送出す
る処理要求発生源と、主記憶装置を独占的に管理する主
記憶制御装置内に設けられた大域的緩衝記憶手段と、該
処理要求発生源の各々に対応し少なくとも１つの処理要
求を記憶し得るレジスタとによシ構成される計算装置に
おけるパイプライン処理のメモリ制御方式において、該
大域的緩衝記憶手段内の１パンクの各々に対応して少な
くとも１つ以上のアクセス要求を収納し得る先入れ先出
し形式のキュー構成手段を設け、該大域的緩衝記憶手段
内の１パンクは対応する該キュー構成手段に処理要求が
収納されている場合には、該バンク内の処理要求が処理
されると直ちに該キュー構成手段よシ１処理要求を抽出
しデキ、−する、ことを特徴とするパイプライン処理に
おけるメモリ制御方式、を提供することによって達成さ
せる。

（６）発明の実施例第１図は、本発明によるメモリ制御方式を実施するため
の計算機系統の構成を示す線図である。

第１図において、ｌは主記憶装置（ＭＳＵ）、２は主記
憶制御装置（ＭＣＵ）、３，４は中央処理装置（ＣＰＵ
）、５．６・・・ｎは入出力処理装置（ＣＨＰ）を示す
。ＣＰＵ　。

ＣＨＰは合計Ｎ８台設けられるものとし、・−これらは
ＭＣＵ２に対して記憶参照要求を送出する処理要求発生
源であって同期動作を行うようになっている。

第２図は、第１図に示すＭＣＵ２を詳細に示す線図であ
って、本発明によるメモリ制御方式を実施するためにＦ
ＩＦＯバッファ２５が設けられる。第２図において、Ｒ
８（リクエストソース）はＮ８個の処理要求源を示し、
各々は平均ｔｒ（τ）時間ごとに要求を発生するものと
する。２１はＲ８と同数のレジスタ（ｃｐ）であって２
１１〜２１４の各各はＲ８Ｉ〜Ｒ８４と対応しており、
１つの処理要求のみを蓄積できるように構成される。Ｃ
Ｆ３ＩがアイドルであればＲ８から発生された処理要求
はＭＣＵ　２に受理される。アイドルでなければ処理要
求は受理されず待機させられる。２２はＣＦ３Ｉの処理
要求を選択する選択回路であシ、２３はＣＦ３Ｉからの
処理要求を受けるとその内容によシアクセスすべきバン
クを決定するボートであシ、２４はパンク別の分配回路
である。２５は本発明によるメモリ制御方式を実施する
ためのＦＩＦＯバッファであシ、２６は大域的緩衝記憶
手段（ＧＢＳニゲローバル・バッファストレージ）”ｔ
Ｊ５．２６１〜２６１ｊ、ＦＩＦＯバッファ２５の各々
に対応するバンクであシ、各々のパンクには処理要求を
制御する制御回路２７１〜２７４を備える。２７はイン
ターロック制御回路であって、複数個の処理要求が競合
を生じないように制御回路（２７１〜２７４）がＧＢＳ
のパンクに処理要求を投入するタイミングを制御するた
めのものである。

このような構成において、ＣＦ３Ｉから送出された処理
要求（以下ＲＱと称す）のうち選択回路２２を通過した
ものはＣＢＳポート２３を経て分配回路２４に達する。

分配回路２４ではＲＱの内容によシ該ＲＱが４つあるＣ
ＢＳ　２６のパンク（２６１〜２６４）のいずれを使用
するかを定め該ＲＱをそノハンクｌ’ｌｆるＦＩＦＯバ
ッファ２５のバッファ（２５１〜２５４）に送出する。

バッファ（２５１〜２５４）に送出されたＲＱは必ずバ
ッファ（２５１〜２５４）に受理されるとは限らず、パ
ンク（２６１〜２６４）を支配下に置く制御回路（２７
１〜２７４）は、自己の支配下にあるパンクとバッファ
の状態によりこのＲＱを拒否することができ、拒否した
場合にはこの旨をポート２３に伝達する。ポート（７）２３は制御回路（２７１〜２７４）のいずれかから拒否
信号を受けると自己の内にあるＲＱの内容に従い帰還路
りを経て対応するｃｐに信号を送出し拒否されたＲＱを
再活性化する。一方、ＦＩＦＯバッファ２５のバッファ
（２５１〜２５４　）内に取シ込んたＲＱは対応するＧ
ＢＳ　２６のパンク（２６１〜２６４のいずれか）がア
クセス可能であシ、かつ制御回路相互のインターロック
によって禁止されなかった時に該パンクにアクセスをか
けると同時にパイプラインの継続段２８に投入される。

継続段２８への投入の要求が発生すると制御回路（２７
１〜２７４）は要求をインターロック制御回路２７に送
り、２７はこのうちの１つの制御回路のみに認可を与え
る。要約するとＣＢ５２６は処理の高速化のためにＮＲ
重にインタリーブされているものとし１つの処理要求は
パンク（２６１〜２６４）のいずれかをｔｏ（τ）時間
ビジィにする。

ＣＦ３Ｉは保持する要求がＧＢＳ　２６に達した時点で
その保持内容を捨てることができ、新たな要求を受理し
た次のクロックにて、ポート２３に処理要（８）求を伝達しようとする。ボート２３は処理要求を送出し
ているＣＦ３Ｉのうちから１つを選択しその内容を取り
込む。これにより選択され７ｔＣＰ２１は以後処理要求
をナリファイ信号が来る迄は送出しないが選択されなか
ったＣＦ３Ｉは選択されるまでボート２３に対して信号
を送出し続ける。従来の構成ではこのＦＩＦＯバッファ
２５を設けていなかったためにＧＢＳ２６のパンクが先
行する処理要求によシビジイであったならばボート２３
はこの処理要求をＧＢＳ　２６に伝達せず代りに対応す
るＣＦ３Ｉにナリファイ信号を送出していた。前述した
ようにＣＢＳ　２６のパンクに対応するＦＩＦＯバッフ
ァ２５がフルの場合には１Ｎ−）２３はナリファイ信号
をＣＦ３Ｉに送出する。

次に本発明によるメモリ制御方式を実施した場合の効果
について以下に詳しく説明する。

以下余白ＣＢＳの各パンクの平均ビジィ率ＰＢＢ　　は次の関係
式で表わせる。すなわち、ここで、ｔは１つのパンクをビジィにする時間、１ｒは
要求を発生する平均時間、Ｎｌｌは処理要求源の数、ＮＲはインタリーブ数、を示す。

今、ＦＩＦＯバッファがない場合すなわち従来のメモリ
制御方式ではＮ８〉１とおくと、ＧＰにおいである処理
要求がナリファイ制御される確率ＰＮＵＬは次の関係式
で表わせる。す々わち、第２図においてＦＩＦＯバッファの深さをｎ段とすると
、Ｎ５）１のときＭ／Ｍ／１／に型待ち行列理論からＦ’ＩＦＯバッファのｋ（０くｋくｎ）段が処理要求で
埋まる確率Ｐｋは、次の関係式で表わせる。すなわち、この時にＧＰにおいである処理要求がナリファイ制御さ
れる確率ＰＮＵＬは、次の関係式で表わせる。

すなわち、式（１）と（２）を実際の数値を代入して比較してみる
と、今、ｔ０＝７５ｎｓｅａ　ｓ　ｔｒ＝１５０　ｎ５
ｅｅ　、　Ｎ８＝６、ＮＲ＝４として表１に示すと、表　　１さらに装置全体のスループットについての効果について
説明する。

今、ＧＰに送出されようとする処理要求の総数は前記平
均ナリファイ回数をａとおくと、Ｎｓ・（ａ　＋　１　
）　／　ｔ、　／　ｓｅｅとなる。このＭＣＵのマシン
サイクルタイムをτとすると、ＧＰ動作はすべて１τで
行われるとすれば、ＧＰからあるＣＰが選択される際の
該ｃｐの待ち時間１ｅはＲ８〉１とすると、次の関係式
で表わされる。すなわち、故にｃｐがある処理要求を受理してから再び新たな処理
要求を該ｃｐが受理できるように々る時間Ｔは、次の関
係式で表わせる。すなわち、Ｔ＝τ＋（τ＋ｔ）（１＋ａ）　　　・・・　（３）式
（３）に実際の数値を代入して比較すると、今、前記の
数値に加え、τ＝　１５　ｎ５ｓｃとしてＴおよびＭＣ
Ｕの最大スループットを表２に示すと、（１２）表　　　２（７）発明の効果本発明によれば小量の−・−ドウエアの追加すなわちｎ
＝１．２程度のバッファを付加するのみで装置全体のス
ループットを大幅に向上させることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例としてのメモリ制御方式が
用いられる計算機系統を示す線図、第２図は、第１図の
系統における主記憶制御装置の構成を示す線図である。（符号の説明）１・・・主記憶装置、２・・・主記憶制御装置、３，４
・・・中央処理装置、５．６・・・ｎ・・・入出力処理
装置、２１・・・レジスタ、２２・・・選択回路、２３
・・・ＣＢＳアクセスボート、２４・・・分配回路、２
５・・・ＦＩＦＯバッファ、２６・・・大域的緩衝記憶
手段、２７・・・インターロック制御回路、２８〜３１
・・・／ｆイブライン継１ｉ［，２５１〜２５４・・・
バッファ、２６１〜２６４・・・パンク、２７１〜２７
４・・・制御回路、Ｒ８・・・処理要求源、Ｌ・・・帰
還路。特許出願人富士通株式会社特許出願代理人弁理士　　青　木　　　朗弁理士　西舘和之弁理士　　内　１）幸　男弁理士　　山　口　昭　之

Claims

【特許請求の範囲】

１、主記憶参照要求を送出する処理要求発生源と、主記
憶装置を独占的に管理する主配憶制御装置内に設けられ
た大域的緩衝記憶手段と、該処理要求発生源の各々に対
応し少なくとも１つの処理要求を記憶し得るレジスタと
により構成される計算装置におけるパイプライン処理の
メモリ制御方式において、該大域的緩衝記憶手段内の１
バンクの各々に対応して少なくとも１つ以上のアクセス
要求を収納し得る先入れ先出し形式のキュー構成手段を
設け、該大域的緩衝記憶手段内の１バンクは対応する該
キュー構成手段に処理要求が収納されている場合には、
該パンク内の処理要求が処理されると直ちに該キュー構
成手段より１処理要求を抽出しデキューする、ことを特
徴とするパイプライン処理におけるメモリ制御方式。