JPS63168732A - ノン・ロツキング待ち行列機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ８発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｆ０作用 Ｆｌ、Ａ−Ｂ待ち行列へ情報を入れる処理Ｆ２．Ａ−Ｂ
待ち行列から情報を出す処理Ｇ、他の実施例 Ｈ１発明の効果 Ａ、産業上の利用分野 この発明は、ディジタル通信システムに関し、特に、受
信装置を送信装置から減結合（ｄｅｃｏｕｐｌｅ）する
ことを可能ならしめる待ち行列機構に関するものである
。

Ｂ、従来技術 ］ンピュータ設備（きわめて簡単なユニットから複雑な
処理システムに及ぶ）の独立のハードウェア構成要素間
のほとんどの通信は、送信及び受信ハードウェア構成要
素が同期されていることを保証する複雑なプロトコルに
より行なわれる。チャネルは、そのような通信手段の例
である。同期化が必要であるということは、受信構成要
素が実行中の作業を中断しなくてはならないことを意味
し、多くの場合、それにはその作業の状況をセーブし復
元するという大きいコストを伴う。

よりすぐれた代替技術として、ある形式の待ち行列機構
を設け、受信器を送信器から減結合することを可能なら
しめるものがある。待ち行列により、受信ハードウェア
がその通常動作を継続している間に送信器がデータを受
信器の待ち行列に送る（ｅｎｑｕｅｕｅ）ことができる
訳である。そして自分の都合のよいときに、受信ハード
ウェアは送信データを実際に受は取る（ｄｅｑｕｅｕｅ
）ことができる。ところが、送信ハードウェア構成要素
と受信ハードウェア構成要素は互いに独立なエンティテ
ィであって並列的に動作する能力をもち、また待ち行列
は実質的に共有された資源であるから、待ち行列へのデ
ータの出し入れの間に送信器と受信器が互いに干渉する
のを防止するためには通常ロックが必要である。しかし
、これにより動作の並列性のレベル及び性能が低下して
しまうとともに、複雑度と、交換すべき情報の量が増大
する。

一般的には１例えばユニットＡとユニットＢの間のロッ
クは１次のようにして実施される。

（１）もしＡ及びＢがプロセッサであるなら、待ち行列
のデータの出し入れの間に待ち行列を占有するために、
テスト及びセット、または比較及びスワップ命令（また
は他の種類の任意のハードウェアあるいはセマフォのソ
フトウェア的実施）によって明示的に行なわれる。

（２）もしＡ及びＢが、受は取られた待ち行列データ出
入れコマンドを実行することをその機能とする″待ち行
列操作ハードウェア″であるなら暗示的に行なわれる。

この機構は、一度に１つのコマンドしか実行できないの
で、直列動作が実行される。次にロックはこの形式の直
列動作によって暗示的に実施される。

米国特許第４５０７７６０号は、ロックを明示的に実施
するようにしたＦＩＦＯメモリ構成を示す。これにおい
ては、ＦＩＦＯ待ち行列への情報書き込み、及びＦＩＦ
Ｏ待ち行列からの情報読み出しの両方が要求されたとき
、制御回路が書き込み動作に優先権を与え、これにより
最終的には待ち行列と受信装置の間の通信がロックされ
る。

Ｃ１発明が解決しようとする問題点 本発明の目的は、ロッキングの不要な待ち行列機構を提
供することにある。

Ｄ６問題点を解決するための手段 本発明によれば、待ち行列のデータの出し入れの間のみ
ならず必要に応じたステータス信号の発生及び伝播にお
いても独立なハードウェア・エンティティ（送信器と受
信器）の間に干渉がない特殊な待ち行列データ出入れ機
構が開示される。従って、この機構では、インターロッ
キング（明示的であれ暗示的であれ）は要求されない。

本発明は、Ｎ個（Ｎは整数）の作業要素（ＷＥ）を記憶
するための、ランダム・アクセス・メモリでよい記憶装
置に関与する。このメモリの制御には、２つのポインタ
・レジスタＥ及びＤを使用する。Ｄポインタは、待ち行
列から取出された最後のＷＥを指定する。Ｅポインタは
、待ち行列に入れられた最後のＷＥを指定する。

そうして、待ち行列に入れるために情報が記憶に入力さ
れるべきときは、待ち行列が満杯かどうかをチェックす
るため判断が行なわれる。もし満杯でないなら、ＷＥが
アドレスＩＮＣＲ（Ｅ）で記憶に入れられ、Ｅポインタ
がインクリメントされる。このとき、ＩＮＣＲは、論理
的には、Ｅによって指定される位置の次の位置を指定す
る。

ＷＥが待ち行列から読み出されるべきときは、待ち行列
が空でないことを保証するために判断が行なわれる。こ
の場合、記憶中のアドレスＩＮＣＲ（Ｄ）からＷＥが取
り出され、Ｄポインタがインクリメントされる。

待ち行列の操作は、２つの独立な機構により実行され、
その第１の機構は待ち行列入力を担当し、その第２の機
構は待ち行列出力を担当する。その第１のユニットは、
アドレスＡ　（Ｅ）　、　Ａ　（Ｄ）において記憶中で
、読み取り動作を行い、アドレスＩＮＣＲ（Ｅ）及びＡ
　（Ｅ）において書込み動作を行う（Ａ　（Ｅ）及びＡ
　（Ｄ）は、記憶中のポインタＥ及びＤのアドレスをあ
られす）。第２のユニットは、アドレスＡ　（Ｅ）　、
　Ａ　（Ｄ）及びＩＮ　Ｃ，Ｒ（Ｄ　）において記憶中
で読み取り動作を行い、アドレスＡ　（Ｄ）で書き込み
動作を行う。

これらの位置にアクセスする方法は、待ち行列出入れ動
作量の干渉が不可能であり、且つ各通信エンティティが
他のエンティティとは独立にアーセスし得るような様式
である。

Ｅ、実施例 第１図の参照すると、待ち行列機構の一般的原理が示さ
れている。待ち行列１２０は、先頭から尾部へ循環（ｗ
ｒａｐ−ａｒｏｕｎｄ）する接続された位置の有限の集
合として定義される。作業要素（ＷＥ）のサイズは、そ
の経路に転送すべき情報の量に依存する。待ち行列は、
物理的に連続する位置を形成するか、または待ち行列の
次の位置のアドレスを示すために各位置にポインタを使
用することによって実施することができる。待ち行列に
割当てられる位置の実際の数は、待ち行列の満杯に達す
ることを回避するために、期待される最大の利用数に依
存して設定することができ、あるいはモニタ機構により
必要条件を変化させることに応じて変更することができ
る。そのような位置は記憶の１からＮバイト、または１
からＮレジスタヘマップすることができる。

各々の構成要素である、送信構成要素１００及び受信構
成要素２００は、待ち行列入れ（送信構成要素）及び待
ち行列出しく受信構成要素）機能によって待ち行列１２
０を操作する。

この待ち行列は、Ｎ個（Ｎは整数）の作業要素ＷＥを記
憶する容量をもつメモリの使用に基づく。

このとき、メモリを管理するために２個のポインタが定
義される。すなわち、待ち行列から出される最後のＷＥ
を指示するＤポインタと、待ち行列に入れられた最後の
ＷＥを指定するＥポインタである。

これらのポインタは、実際の待ち行列データを含む部分
である、待ち行列の″活動性″部を定義する。尚、これ
らのポインタは、ノン・ロッキング・アルゴリズムが働
くことができるように厳密に上述の規則に従わなくては
ならない。正常状態の待ち行列機構は一般的に、待ち行
列に出し入れすべき現在の作業要素を記述するこれらの
ポインタを有する。

第２図（ａ）、（ｂ）、（ｃ）は、待ち行列１２０の可
能な３つの状態を示す。

第２図（ａ）は、通常状態における待ち行列を示す。こ
のとき、待ち行列中には余地がある。

第２図（ｂ）は、゛満杯″状態の待ち行列を示す。この
とき、要求された″待ち行列″コマンドは拒絶されるべ
きである。

第２図（ｃ）は、″空″状態の待ち行列を示す。

これらの異なる状態は次の基準によって判別することが
できる。すなわち、 Ｅ＝Ｄのとき、待ち行列は空状態である。

ＩＮＣＲ（Ｅ）＝Ｄのとき、待ち行列は“満杯″である
。このときＩ　ＮＣＲ（Ｅ）　＝Ｅ＋　１（ｍｏｄＮ）
。

上述のどの条件にも該当しないとき、待ち行列は゛′通
通常状状態あり、言わば、ＷＥを待ち行列から出すこと
ができ、あるいはＷＥを待ち行列に入れることができる
。

ＩＮＣＲ演算子は次のアルゴリズムに従う。すなわち、
ＩＮＣＲは、待ち行列位置のアドレスをもつポインタ値
によってトリガされる。その演算が完了すると、待ち行
列の、論理的に次の位置のアドレスでポインタが更新さ
れる。

位置のリンクされた集合の場合、リンク・ポインタが戻
される。

物理的に連続する位置の集合の場合、循環する場合を除
き連続する位置が戻される。この場合、待ち行列中の最
初の位置のアドレスが戻される。

第３図を参照すると、待ち行列からＷＥを出す動作を処
理するための関連するステップを記述するフローチャー
トが示されている。

ステップ３０１は、待ち行列が空か否かを判断するため
に受信構成要素１１０によって実行される。待ち行列が
空である場合、待ち行列出し動作が拒絶され、受信器に
待ち行列の状態を警告するためにフラグＱＥ　（待ち行
列が空のときオン）がオンにセットされる（ステップ３
０２）。もし待ち行列が空でないなら、作業要素ＷＥが
受信器に返され、ポインタＤが、ＩＮＣＲ演算子により
更新される（ステップ３０３）。次に、ステップ３０４
で、待ち行列出し処理の前に待ち行列が満杯であったか
否かを判断するために、ＱＦ（待ち行列満杯）フラグが
チェックされる。ＱＦがオンの場合、そのフラグはリセ
ットされる（ステップ３０５）。ＱＦ及びＱＥは、報知
機能を与えるために使用され、それゆえ空／満杯状態が
検出されたときに、受信／送信構成要素が待ち行列の出
し／入れを保留することを可能ならしめる。

第４図を参照すると、待ち行列にＷＥを入れる処理に関
連するステップを記述するフローチャートが示されてい
る。ステップ４０１は、待ち行列が満杯状態か否かを判
断するために送信器１００によって実行される。待ち行
列が満杯である場合、待ち行列へＷＥを入れる処理が拒
絶され、送信器に待ち行列のその状況を警告するために
フラグＱＦ（待ち行列満杯）がセットされる（ステップ
４０３）。もし待ち行列が満杯でないなら、ＷＥがその
位置に配置され、ポインタが更新される（ステップ４０
３）。次に、ステップ４０４で、受信器が空から非空状
態への遷移を待っているかどうかを検出するために待ち
行列がチェックされる。

そのような遷移があった場合、受信器１１０に知らせる
ためにフラグＱＥがリセットされる。

あるいは、送信器が待ち行列に作業要素を入れる動作が
、受信器が待ち行列から作業要素をとり出す動作よりも
高速である場合、待ち行列が常に満杯と非満杯状態の間
でスワップされることがある。この定常的なスワップは
、第５図に示すヒステリシスを与えることによって避け
ることができる。この場合、待ち行列の予定の数（Ｘ）
まで報知を避けるという解決策が受信器によって行なわ
れる。この値Ｘは受信器によって動的に制御される。と
いうのは、受信器は、送信器から受は取られる信号の量
を知っているからである。この値Ｘは、実行される報知
の量と、報知の遅延の結果としてサービスされることな
く作業要素が待たなくてはならない時間との間の妥協と
して選択することができる。

ステップ５０１．５０２及び５０３はそれぞれ、第３図
のステップ３０１．３０２及び３０３に同一である。ス
テップ５０４では、ＱＦフラグの状態が判断される。Ｑ
Ｆフラグがオフであるとき。

待ち行列出し処理は終了される。ＱＦフラグがオンであ
るとき、処理は、カウンタをインクリメントするステッ
プ５０５へ進む。次に、待ち行列の″満杯″状態がセッ
トされていたので、ステップ５０６で、受信器によって
予定の数（Ｘ）のシーケンスが実行されたかどうかを判
断するためにカウンタの値がチェックされる。もしカウ
ンタの値が予定の値Ｘに等しいなら、ステップ５０７が
実行され、これによりカウンタとＱＦフラグがリセット
されて、結局処理が完了する。もしカウンタの値が予定
の値Ｘに等しくないなら、待ち行列出し処理は直ちに終
了される。

第６図は、本発明の実施例の全体的な概要ブロック図で
ある。これにおいて、２つの通信ユニット、ユニット（
Ａ）１００及びユニット（Ｂ）１１０は、記憶制御装置
に接続された通信バス６５０及び６６０を介して記憶装
置６４０へのアクセスを共有する。通信ユニットＡ及び
Ｂの各々は。

待ち行列出し入れ動作によって記憶待ち行列を操作し得
る等価な制御ブロック６１０及び６２０に接続されてい
る。以下では、ユニットＡから二二ットＢへの通信経路
（ＡからＢへの待ち行列）について説明するが、この同
一の構成要素は、後の第１０図及び第１１図に関連して
説明するように、ユニットＡからユニットＢへの通信経
路、または異なる優先度レベルの通信経路を与えるため
にも使用することができることに注意されたい。

通信装置の数は、ここで説明する構成に変更を要するこ
となく必要に応じて増加させることができる。すなわち
、各通信装置の対が、アプリケーションによって要求さ
れるだけの数のそれらの間の経路（必要なら全２重）と
して実施され得る。

その後者の場合、固有の記憶６４０が多重待ち行列を蔵
する。

制御ブロック６１０及び６２０は次の機能を担当する。

すなわち、 制御ブロック６１０は、Ａ−Ｂ待ち行列に作業要素を入
れる働きを行う。

制御ブロック６２０は、Ａ−Ｂ待ち行列から作業要素を
出す働きを行う。

それゆえ、制御ブロック６１０及び６２ｏはともに全く
独立である。従って、制御ブロック６２０がＡ−Ｂ待ち
行列から作業要素を出す間に制御ブロック６１０がその
同一の待ち行列に作業要素を入れる。

上述の構成要素が他の待ち行列（例えばＢ−Ａ待ち行列
）を与えるために使用される場合、制御ブロック６１０
及び６２０は次のような追加の機能を担当することにな
る。すなわち、 制御ブロック６１０が、Ｂ−Ａ待ち行列から作業要素を
出す働きを行う。

制御ブロック６２０が、Ｂ−Ａ待ち行列に作業要素を入
れる働きを行う。

こうして、所与の待ち行列に対して、待ち行列への出し
入れ処理が、制御ブロック６１０及び６２０によって個
別に且つ独立に管理される。送信ユニットＡは、待ち行
列から情報を出す間に、受信ユニットＢと干渉すること
なく待ち行列に情報を入れることができる。

次に、ユニットＡからユニットＢへのＡ−Ｂ待ち行列通
信経路の操作に関与する機構のみを説明する。

第７ａ図と第７ｂ図とを参照すると、本発明の実施例が
詳細に示されている６ 尚、説明の簡便のため、及び本発明の本質を強調するた
め、次のような仮定を置いた。

すなわち、制御ブロック６１０及び６１０は。

一度に１個のみの待ち行列入れまたは待ち行列出しコマ
ンドを処理する、言いかえると各制御ブロックは一度に
１つの待ち行列（この場合ＡからＢへの待ち行列）を操
作すると仮定する。すなわち。

もし多重待ち行列を同時に管理しなくてはならないなら
、制御ブロック６１０及び６２０と同様の追加の制御ブ
ロックを使用することができる。

第５図に記述されているヒステリシスの処理は以下では
述べない。というのはこの分野の当業者なら容易にその
ヒステリシスの概念をこの実施例に導入することができ
ると考えるからである。また、作業要素ＷＥのサイズは
一定であると仮定する。

通信ユニット１００及び１１０は、アドレス・バス７０
５と、データ・バス７０６と制御バス７ｏ３を含むバス
６５０を共有する。それゆえ、バス６５０を介しての、
読み取り及び書き込み動作のためのメモリ・アクセスは
、第８図に関連して説明するように、直列化されている
。制御ブロック６１０は、比較回路７３０を有し、その
出力はレジスタ７３１に接続されている。２個のレジス
タ７３２及び７３３が、データ・バス７０６と、比較回
路７３０の２個の第１の入力に接続されている。レジス
タ７３３の出力は、ＩＮＣ（増分論理）７３４に接続さ
れ、その出力は比較回路７３０の第３の入力に接続され
ている。ｌＮＣ３３４の出力はまたレジスタ７３５及び
７３６の入力にも接続され、それらのレジスタはデータ
・バス７０６及びアドレス・バス７０５にそれぞれ接続
されている。制御ブロック６１０はまた、ｎ個の対レジ
スタ７６０　７６０２・・・７６０ｎに接続さ１・ れている選択回路７３７をも含む。各対レジスタ７６０
、は待ち行列ｉ（例えば、ＡからＢへの待ち行列を１と
し、ＢからＡへの待ち行列を２とする、など）に関する
ポインタＥ及びＤのアドレスに対応するＡ　、　（Ｅ）
及びＡ　、　（Ｄ）の値を含む。

選択されたレジスタの値Ａ、（Ｅ）またはＡ　、　（Ｄ
）はバス７３８を介して選択回路７３７によってアドレ
ス・バス７０５に送られる。レジスタ７３９及び７４０
は、ユニット（Ａ）１００とデータ・バス７０６の間の
データの通信を許容する。すべてのレジスタと１選択回
路７３７と、比較回路７３０と、増分論理７３４は、以
下で説明するように５制御論理７４１によって制御され
る。

制御ブロック６２０は制御ブロック６１０と同一である
。制御ブロック６２０はコンパレータ９３０を含み、そ
の出力はレジスタ９３１に接続されている。２個のレジ
スタ９３２及び９３３が、データ・バス７０６及び、比
較回路９３０の２個の第１の入力に接続されている。レ
ジスタ９３３の出力はｌＮＣＲ９３４に接続されている
。ｌＮＣＲ９３４はまたレジスタ９３５及び９３６の入
力にも接続されている。レジスタ９３５及び９３６は、
データ・バス７０６及びアドレス・バス７ｏ５にそれぞ
れ接続されている６ 制御ブロック６２０は、ｎ個の対レジスタ９６０工・・
・９６０ｎに接続された選択回路９３７を含む。各対レ
ジスタ９６０．は、待ち行列ｉに関連するポインタＥ及
びＤのアドレスに対応するＡ。

（Ｅ）及びＡ（Ｄ）の値を含む。選択されたレジスタＡ
　、　（Ｅ）またはＡ　、　（Ｄ）の値は、バス９３８
及びｌ　　　　・　　　　　　　　　　　１選択回路９
３７を介してアドレス・バス７０５に送られ得る。レジ
スタ９３９及び９４０は、ユニット（Ｂ）１１０とデー
タ・バス７０６の間のデータの通信を許容する。すべて
のレジスタと、選択回路９３７と、比較回路９３０と、
ＩＮＣＲ論理９３４は制御論理９４１によって制御され
る。

Ｆ０作用 Ｆｌ、Ａ−Ｂ待ち行列へ情報を入れる処理任意の待ち行
列出し入れ処理の前に、初期化シーケンスが必要である
（初期プログラム・ロード、パワー・オン・リセット）
。すなわち、記憶装置６４０内の各待ち行列ｉにつき、
２個のレジスタ７６０、（Ａ、（Ｅ）及びＡ・（Ｄ））
に、待ち行列１を操作するために使用されるＥ及びＤポ
インタの記憶アドレスが充填される。

待ち行列入れ動作は、″待ち行列入れコマンド”７０１
を有効化するユニット（Ａ）１００からの要求で開始さ
れる。通信バス６５０の一部である。

ｒｔｃバス”７０３が、そのバスが使用可能であること
を表示するとすぐに、制御論理７４１が“有効Ａ（Ｅ）
”７０２を立ち上がらせ、これにより選択回路７３７が
活動化される。バス７０４上にある″待ち行列ＩＤ”の
値がこの選択回路によって適正なＡ、（Ｅ）レジスタを
選択するために使用される。選択回路７３７は、′有効
Ａ　（Ｅ）”７０２によって活動化されると、選択した
レジスタ（Ａ−（Ｅ））７６０　、の内容をｔｔｐ、バ
ス”７０５上に配置する。

読み取り動作を示すため制御論理７４１によって゛′Ｃ
バス”７０３上に適当なコマンドが配置される。記憶装
置は、選択されると、ｌｅＤバス”７０６上に読み取り
Ｅ値を返す。′Ｃバス”７０３がｒｚＤバス”７０６の
有効性を示唆するとき、制御論理７４１が線７０７をオ
ンにセットする。この線はレジスタ７３２をセットする
。このときレジスタ７３２はＥ値を保持している。

“Ｃバス”７０３が、通信バス６５０が利用可能である
ことを示唆するとき、制御論理７４１が″有効Ａ　（Ｄ
）”　７０４を立ち上がらせ、これにより選択回路７３
７が活動化される。値待ち行列ＩＤ”７０４はこの選択
回路によって、適正なＡ　、　（Ｄ）レジスタを選択す
るために使用される。

選択回路７３７は、″有効Ａ（Ｄ）”によって活動化さ
れるとき、選択されたレジスタ（Ａ　、　（Ｄ））７６
０１の内容をｔｒＡバス”７０５上に配置する。

読み取り動作を表示するために、制御論理７４１によっ
て適当なコマンド７４１が“Ｃバス７０４上に配置され
る。記憶装置は、選択されると、“Ｄバス”７０６上に
読み取りＤ値を返す。”Ｃバス”７０３がｔｌＤバス”
７０６の有効性を示唆するとき、制御論理７４１が線“
ラッチ−Ｒ１″７０９をオンにセットする。この線はレ
ジスタ７３３をセットし、今やレジスタ７３３はＤ値を
保持する。

以下の記述は、第４図に従う待ち行列入れ動作を実行す
るための異なるステップを説明するものである。

ステップ４０１　：　ＩＮＣＲ（Ｅ）＝Ｄ？線″待ち行
列入れコマンド′″７０１がオンであるので、比較回路
７３０がレジスタ７３３の出力を、増分論理７３４の出
力と比較する。線″比較回路出力′″７１０はその比較
の結果を反映する。

ステップ４０２：ＷＥが位置ＩＮＣＲ（Ｅ）に配置され
る。

もし比較回路７３０の入力（レジスタ７３３の出力と増
分論理７３４の出力）が一致しないなら、線“比較回路
出力”７１０はオフである。そして、通信装置によって
”ＷＥババス７１４上に配置された作業要素は位置ＩＮ
ＣＲ（Ｅ）において記憶装置に配置されなくてはならな
い。′Ｃバス”７０３が、通信バスが利用可能であるこ
とを示唆するときには、制御論理７４１が線“ＷＥ配装
”７１５及び”　Ｗ　Ｅ待ち行列入れ”　７１８を活動
化し、これによりドライバ７３６及び７３９がそれぞれ
有効化される。それゆえ、増分論理７３４の出力は“Ａ
バス”７０５にゲートされ、”ＷＥバスゝ′７１４は“
Ｄバス”７０６にゲートされる。

制御論理７４１はＩＩｃバス”７０３上で書き込み動作
を示す。記憶装置は、選択されると、その作業要素を記
憶し、最終的に通信バス６５０が解放される。

Ｅポインタが更新される：　Ｅ＝ＩＮＣＲ（Ｅ）ＬｊＣ
バス”７０３が１通信バスが利用可能であることを示唆
するとき、制御論理７４１が、Ｅポインタ値の更新動作
を開始する。このとき、線″更新ポインタ”　７１６と
″有効Ａ（Ｅ）”７０２が活動化される。増分論理７３
４からの新しいＥ値がドライバ７３５を介して“Ｄバス
”７０６上に配置され、Ｅアドレスは１選択回路の出カ
フ３８を介してｒｔＡバス”７０５上に配置される。

（（Ｃバス′″７０３がメモリ更新の終了を示唆すると
すぐに、制御論理７４１が、通信装置に対する動作の完
了を示すために線″処理完了”　７１３を活動化する。

Ｉ！　Ｉｔ待ち行列入れコマンド”７０１が通信装置に
よって降下されると、待ち行列入れ動作が終了する。

ステップ４０３：”待ち行列満杯パが通信装置に返され
る。

もし比較回路７３０の入力（レジスタ７３３の出力と増
分論理７３４の出力）が一致するなら。

″比較器出力″′７１ｏはオンである。制御論理７４１
は線７１１を立ち上げ、レジスタ７３１をセットする。

レジスタ７３１の出力である、線待ち行列−満杯一空′
″７１２は、通信装置に対して。

待ち行列主の満杯状態を反映する。通信装置１゜Ｏによ
って線“待ち行列入れコマンド”７０１が降下されると
すぐに、制御論理がＩＩＡ　ｕ処理完了″７１３を活動
化し、これによりレジスタ７３１がリセットされて待ち
行列入れ動作が終了する。

Ｆ２．Ａ−Ｂ待ち行列から情報を出す処理上記説明から
見てとれるように、ＡからＢへの待ち行列の待ち行列出
し処理は制御ブロック６２Ｏによって実行される。同様
に、制御ブロック６１０はＢからＡへの待ち行列の待ち
行列出し処理を実行する。

前に指摘したように、以下の動作は、あたかも初期化シ
ーケンスの間に値Ａ、（Ｅ）及びＡ　、　（Ｄ）１　　
　　　　　　　　　　　ｌ でレジスタ９６０．が充填されているかのように含意す
る。

Ｅ及びＤポインタの取得 待ち行列出し要求を示すため通信装置１００によって線
待ち行列出しコマンド”　９１７が立ち上げられたとき
、待ち行列出し動作が開始される。

通信バス６５０の一部である″Ｃバス”７０３が、その
バスが利用可能であることを示唆するとすぐに、制御論
理９４１が線“有効−Ａ　（Ｄ）”９０８を立ち上げ、
これにより選択回路９３７が活動化される。″待ち行列
ＩＤ”９０４の値は、この選択回路によって、適正なＡ
、（Ｄ）レジスタを選択するために使用される。″有効
Ａ（Ｄ）”９０８によって活動化されると、選択回路９
３７は、選択されたレジスタＡ　、　（Ｄ）の内容をＩ
ｔ　Ａバス″９０５上に配置する。

読み取り動作を表示するために、制御論理９４１によっ
て″Ｃバス”７０３上に適当なコマンドが配置される。

記憶装置６４０は、選択されて１１Ｄバス”７０６上に
読取りＤ値を返す。

ｔｉｃバス”７０３がＩＩＤバス”７０６の有効性を示
唆するとき、制御論理９４１が線９０７をオンにする。

この線はレジスタ９３２をセットする。

このとき、レジスタ９３２はＤ値を保持する。

”ｃバス”７０３が、通信バス６５０が利用可能である
ことを示唆するとすぐに、制御論理９４１が線“有効Ａ
（Ｅ）”９０２を立ち上げ、これにより選択回路９３７
が活動化される。値待ち行列ＩＤ”９０４はこの選択回
路９３７によって、適正な”Ａ、（Ｅ）”レジスタ９０
２を選択するま ために使用され、選択回路９３７は、選択されたＡ、（
Ｅ）レジスタの内容を“Ａバス”７０５上に配置する。

読み取り動作を示すために制御論理９４１によってＩＩ
Ｃバス”７０３上に適当なコマンドが配置される。そし
て記憶装置は、選択されて、ＩＩＤバス”７０６上に読
み取りＥ値を返す。次に、″Ｃバス”７０３が”ｐバス
”７０６（７）有効性ヲ示唆し、制御論理９４１がｖＡ
９０９をオンにし、この線はレジスタ９３３をセットす
る。このときレジスタ９３３はＥ値を保持する。

以下の記述は、第３図に示う待ち行列出し処理を実行す
るための異なるステップを説明するものである。

ステップ３０１：Ｅ＝Ｄ？ 線待ち行列出しコマンド”　９１７がオンであるので、
比較回路９３０がレジスタ９３３の出力をレジスタ９３
２の出力と比較し、線１′比較回路出力”９１０が比較
の結果を反映する。

ステップ３０３：ＷＥが位置ＩＮＣＲ（Ｄ）から読み出
される。

もし比較回路９３０の入力（レジスタ９３３及びレジス
タ９３２）が一致しないなら、線″比較回路出力”９１
０はオフである。作業要素は、記憶装置内のアドレスＩ
ＮＣＲ（Ｄ）において読み取られなくてはならない。Ｌ
ＩＣパス”７０３が、通信バスが利用可能であることを
示唆するとき、制御論理９４１は線”　Ｗ　Ｅ　ｌ！１
ｉｉｌ！置”　９１５を活動化し、これによりドライバ
９３６が有効化される。

次に、増分論理９３４の出力がＩＩ　Ａバス”７０５上
に配置される。制御論理９４１はｕＣバス”７０３上で
読み取り動作を表示する。制御論理９４１は線待ち行列
出しＷＥ”９１９を活動化し、これによりドライバ７４
０が有効化される。それゆえ、“Ｄバス”７０６の内容
が“ＷＥババス９１４上に配置される。

Ｄポインタが更新される：　Ｄ＝　ＩＮＣＲ（Ｄ）ｒｒ
ｃバス”７０３が１通信バス６５０が利用可能であるこ
とを示唆するとき、制御論理９４１が、Ｄポインタ値を
更新する動作を開始する。そして、線″更新ポインタ”
　９１６と“有効Ａ（Ｄ）”９０８が活動化される。増
分論理からのこの新しいＤ値はドライバ９３５を介して
“Ｄバス”７０６上に配置され、Ｄアドレスは選択回路
の出力を介して“Ａバス”７０５上に配置される。″Ｃ
バス″７０３がメモリ更新の終わりを表示するとすぐに
、通信装置に対する動作の完了を示すために制御論理９
４１が線゛処理完了”　９１３を活動化する。

線待ち行列出しコマンド”　９１７が通信装置により降
下される（待ち行列から出された作業要素が通信装置に
よって“ＷＥババス９１４から既に読み取られている）
とすぐに、待ち行列出し動作が完了する。

ステップ３０２：待ち行列空が通信装置９００に返され
る。

もし比較回路９３０の入力（レジスタ９３２と９３３）
が一致するなら、線″比較回路出力″９１０がオンであ
る。制御論理９４１が線９１１を立ち上げ、これにより
レジスタ９３１がセットされる。レジスタ９３１の出力
である。線“待ち行列満杯−空″は１通信装置に、待ち
行列ｉの空状態を知らせる。線待ち行列出しコマンドゝ
′９１７が通信装置によって降下されるとすぐに、制御
論理９４１が線“処理完了”　９１３を活動化し、これ
によりレジスタ９３１がリセットされて待ち行列出し動
作が終了する。

尚、制御ブロック６１０及び６２０は、ある待ち行列ｉ
について、一方が待ち行列入れ動作を行い、他方が待ち
行列出し動作を担当するという事実においてのみ互いに
相違するにすぎない。すなわち、７ｘｘ　（ｘは任意の
数字）と参照番号を付された制御ブロック６１０の各要
素は、９ＸＸと参照番号を付された制御ブロック６２０
中のそれと等価な要素に厳密に対応する。

第８図を参照すると、待ち行列出し入れの並列動作を実
行するために制御ブロック６１０及び６２０を介して記
憶装置６４０にアクセスする動作の例のタイム・チャー
トが示されている。

タイム・チャート（ａ）は、待ち行列入れ動作（Ａから
Ｂへの待ち行列において）の間の制御ブロック６１０の
記憶装置６４０との通信に関連する。待ち行列入れ動作
はシーケンス８０１，８０２及び８０３を含む。シーケ
ンス８０１，８０２及び８０３を含む。シーケンス８０
１は、例えば前述の、レジスタ７３２への格納以前にパ
Ｄバス″７０６上でのＥ値の読み取りに対応する。″読
み取り”（Ｒ）動作である。同様に、シーケンス８０２
は、レジスタ７３３への格納以前にＩｔ　Ｄ　、＜ス″
７０６上でのＤ値の読み取りに対応する。シーケンス８
０３は、作業要素ＷＥを位置ＩＮＣＲ（Ｅ）に書き込む
ための記憶６４０へのアクセスである６タイム・チャー
ト（ｂ）は、待ち行列出し動作（ＡからＢへの待ち行列
）において制御ブロック６２０の記憶装置６４０へのア
クセスを要約したものである。この待ち行列出し動作は
、シーケンス８１１．８１２及び８１３を有する。シー
ケンス８１１は例えば、レジスタ９３２に格納する以前
に、′Ｄババス７０６上でＤ値を読み取ることに対応す
る″読み取り”（Ｒ）動作である。同様に、シーケンス
８１２は、レジスタ９３３に格納する以前に、″Ｄバス
″上でＥ値を読み取ることに対応する。シーケンス８１
３は、記憶装置６４０中で位置ＩＮＣＲ（Ｄ）から作業
要素を読み取るための制御ブロック６２０による記憶装
置６４０へのアクセスである。

タイム・チャート（ｃ）は、制御ブロック６１０及び６
２０による通信バス６５０へのアクセスを要約するもの
である。読み取り／書き込み動作はバス／記憶装置レベ
ルでは直列化されているが、待ち行列の出し入れ動作は
重なることができ（読み取りと書き込みがインターリー
ブ（ｉｎｔｅｒｌｅａｖｅ）されている）、以て同一の
待ち行列上で待ち行列の出し入れを同時に行うことを可
能ならしめるアルゴリズムの恩恵が得られる。このとき
、明示的であれ暗示的であれ、インターロッキングは要
求されない。

Ｇ、他の実施例 第９Ａ図序び第９Ｂ図を参照すると、本発明の第２のよ
り複雑な実施例が示されている。これにおいては、多重
バス構造と多重ポート・メモリ６４０を使用することに
よって、共有された記憶装置（メモ１月６４０の読み取
り／書き込みアクセスの並列性が完全に与えられる。こ
れにおいては、通信ユニット（Ａ）１００は、制御ブロ
ック６１０と第１の通信バス６５０を介して多重アクセ
ス・メモリ６４０にアクセスする。同様に、通信二ニッ
ト（Ｂ）１１０は制御ブロック６２０と第２の通信バス
６６０を介してメモリ６４０にアクセスする。制御ブロ
ック６１０と６２０は次のような機能を担当する。すな
わち、 制御ブロック６１０はＢ−Ａ待ち行列から待ち行列出し
動作を行い、Ａ−Ｂ待ち行列に待ち行列入れ動作を行う
。

制御ブロック６２０はＡ−Ｂ待ち行列から待ち行列出し
動作を行い、Ｂ−Ａ待ち行列に待ち行列入れ動作を行う
。

この待ち行列出し入れ機能は、前述の第６図に関連して
説明したのと同じ動作に関与する。そして、所与の待ち
行列、例えばＡ−Ｂ待ち行列に対して、制御ブロック６
１０及び６２０は独立に動作し得る。実際、この待ち行
列入れ機能は、アドレスＡ、（Ｅ）、Ａ、（Ｄ）で読み
取り動作を行ｌ　　　　　　　　　　　　　　１ い、アドレスＩＮＣＲ（Ｅ）及びＡ、（Ｅ）で書き込み
を行うステップ４０１．４０２及び４０４（第４図参照
）に関与する。他方、待ち行列出し機能は、アドレスＡ
、（Ｅ）、Ａ、（Ｄ）で読み取り動作を行いアドレスＡ
、（Ｄ）で書き込み動作を行うステップ３０１，３０２
．３０３及び３０４（第３図参照）に関与する。それゆ
え、ともに書き込み動作を行う制御ブロック６１０及び
６２０によっては、記憶装置中のどの位置もアドレスす
ることができない。ユニット１００及び１１０間では待
ち行列出し入れの間にいかなる干渉も可能でなく、イン
ターロッキングは関与して来ない。

第１０図を参照すると、２つの独立ユニットであるユニ
ット（Ａ）１００及びユニット（Ｂ）１１０の間に双方
向経路が示されている。そして、ユニット（Ａ）１ｏＯ
及びユニット（Ｂ）１１゜の間の通信を許容するために
待ち行列（２つのユニットの間に確立された一方向経路
毎に１つの待ち行列）が与えられている。待ち行列１２
０はユニット（Ａ）１００からユニット（Ｂ）１１０へ
の情報の伝達を許容し、待ち行列１３０はユニット（Ｂ
）１１０からユニット（Ａ）１０ｏへの情報の伝達を許
容する。それゆえ、２つのユニットの間の全２重経路は
、各方向毎に１つづつの２つの待ち行列を必要とする。

第１１図を参照すると、ユニット１００及び１１０の間
に多重通信経路を与えるために待ち行列を結合させた組
み合せが示されている。待ち行列２１０及び２２０は２
つのユニットの間の通信に多重レベルの優先度を可能な
らしめる。このため、送信器は、所望のレベルの優先度
を表示する待ち行列識別子を記述することができる。

単位待ち行列を組み合わせることによって任意の複雑な
通信アーキテクチャを与えることができる。尚、すべて
の待ち行列は、必要に応じた数の（複数の対ユニットの
間の）通信経路を与える同一の記憶装置６４０中に配置
できることに注意されたい。

Ｈ０発明の効果 以上に説明したように、この発明によれば、インター・
ロッキングを要することなく受信器と送信器がそれぞれ
独立に待ち行列からデータを出し入れすることを可能と
する待ち行列機構が与えられる。

【図面の簡単な説明】

第１図は、待ち行列機構の一般的原理を示すブロック図
、 第２図は、メモリ中に配置された循環待ち行列の異なる
状況を示す図、 第３図は、待ち行列出し処理のフローチャート、第４図
は、待ち行列入れ処理のフローチャート、第５図は、ヒ
ステリシスをもつ待ち行列出し処理のフローチャート、 第６図は１本発明の第１の実施例の概要ブロック図、 第７ａ図及び第７ｂ図は、第６図の構成の詳細なブロッ
ク図、 第８図は、本発明の構成の動作を示すタイム・チャート
、 第９ａ図及び第９ｂ図は、本発明の他の実施例の詳細な
ブロック図。 第１０図は、２つの独立ユニット間に双方向経路を与え
る２つの待ち行列を使用したアーキテクチャを示す図、 第１１図は、多重優先度レベル通信経路を与えるアーキ
テクチャを示す図、 １００・・送信器、１２０・・受信器、６４０・・第１
及び第２のポインタ・レジスタ、６１０・・第１の制御
ブロック、６２０・・第２の制御ブロック。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ＦＩＧ、３ 侍ち行り」出し処理 リクーン ＦＩＧ、４ 待ち行列入れ９Ｊ！：運 ↓ ↓ リターレ 待ち行ンｊ止し幻、１里 エンＦ ＦＩＧ、　５

Claims (1)

1. 【特許請求の範囲】 複数の記憶位置をもち、送信器が該記憶位置に情報要素
   を入れ、受信器が該記憶位置から情報要素を取り出すよ
   うにした待ち行列手段を有するノン・ロッキング待ち行
   列機構であって、 （ａ）上記待ち行列手段中で、待ち行列から出された最
   後の情報要素が位置した記憶位置を識別する第１のポイ
   ンタ（Ｄ）をログするための第１のポインタ・レジスタ
   と、 （ｂ）上記待ち行列手段中で、待ち行列に入れられた最
   後の情報要素が位置する記憶位置を識別する第２のポイ
   ンタ（Ｅ）をログするための第２のポインタ・レジスタ
   と、 （ｃ）上記送信器によって活動化され、上記情報要素を
   上記待ち行列手段に入れ、上記第２のポインタを更新す
   るための第１の制御ブロックと、 （ｄ）上記受信器によって活動化され、上記待ち行列手
   段から上記情報要素を取り出し、上記第１のポインタを
   更新するための第２の制御ブロックとを具備し、 以て上記送信器と上記受信器がインターロックまたは直
   列化を要することなく独立に動作できるようにした、 ノン・ロッキング待ち行列機構。