JPH02232758A

JPH02232758A - マルチプロセッサ用システム制御ユニットをインタフェースするための装置

Info

Publication number: JPH02232758A
Application number: JP1310482A
Authority: JP
Inventors: Stephen Polzin K; ケイ　スティーヴン　ポルジン; Roger G Niles; ロジャー　ギブソン　ニールス; Rueysen Lin; リュイセン　リン
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-02-03
Filing date: 1989-11-29
Publication date: 1990-09-14
Anticipated expiration: 2009-01-19
Also published as: AU628532B2; EP0380856A2; US4965793A; AU5395390A; JPH065519B2; CA1325286C; EP0380856A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本明細書は、本願に対応する米国特許出願と同時出願さ
れた以下に述べる米国特許願書に更に記述される計算シ
ステムの或る種の態様について開示する．即ち：　　Ｅ
ＶＡＮＳその他による“ディジタル・コンピュータのシ
ステム制御ユニットとシステム処理ユニット間インタフ
ェース゜；　　ＡＲＮＯＬＤその他による“中央処理ユ
ニットを備えたマルチプロセッサ・システム用システム
制御ユニットをインタフェースするための方法と装置”
；　ＧＡＧＬＩＡＲＤＯその他による“システム・メイ
ン・メモリを備えたマルチプロセッサ・システム用シス
テム制御ユニットをインタフェースするための方法と装
置”；Ｄ．　ＦＩＴｆ！その他による“導管を使用した
コンピュータ・システムにおいて発生可能な種々のメモ
リ・アクセスに関する矛盾を解決するための方法と装置
”；Ｅｌ．　ＦＩＴＢその他による“可変長インストラ
クション構造におけるマルチブル・スペシファイアのデ
コーディング；ｏ．　ＦＩＴＥその他による“仮想イン
ストラクション・キャッシュ・リフィル・アルゴリズム
”；　　ＨＥＲＭＡＮその他による“レジスタのバイブ
ライン処理及び同一インストラクション内におけるレジ
スタ変更スペシファイア”；ＭＵＲＲＡＹその他による
１ディジタル・コンピュータ用データ従属度分解能を備
えた多重インストラクション処理システム”；ｏ．　Ｐ
ＩＴＨその他による“導管を使用したプロセッサにおけ
るブリプロセシング含みスベシファイア”　；　Ｄ．　
ｆＩＴＩｌ！その他による“分岐予測”；　　ＦＯＳＳ
ＵＭその他による“ディジタル・コンピュータ用の導管
を用いた浮動小数点アダー　．　　ＧＲＵＮＤＭＡＮＮ
その他による“自己タイミング式レジスタ・ファイル”
；　　ＢＥＡＶＥＮその他による１バイブラインを用い
たコンピュータ・システムにおいてエラーを検出及び訂
正するための方法及び装ｊｌ”　；ＦＬＹＮＮその他に
よる“マルチプロセッサ・システムにおいてシステム制
御ユニットを用いて通信リクエストを裁定するための方
法と装置”；　Ｅ．　ＦＩＴＨその他による“マイクロ
コード化された実行ユニットにおいて並列作動する多重
機能ユニットの制御”　，　ＷＥＢＢ，　ＪＲ．その他
による“仮想メモリ・システムをＭｆｉとするデイジタ
ル・コンピュータのインストラクション・バイブライン
内におけるブリフェッチされたインストラクションによ
るメモリ・アクセス例外事項の処理ゝ；ＷＥＢＲ，　Ｊ
Ｒ．その他による“四語記入”；　　｝ＩＥＴＨＥＲＩ
ＮＧＴＯＮその他による１ディジタル・コンピュータ・
システムにおける仮想的から物理的メモリ・アドレスへ
の変換を制御するための方法と装置”；ＨＨＴＩＩＥＲ
ＩＮＧＴＯＮその他による“エラー訂正能力をもつ書戻
しバッファ　．　　Ｆｉ，ＹＮＮその他による“マルチ
プロセッサ・システムにおいてシステム制御ユニ，トを
用いて通信リクエストを裁定するための方法と手段”；
　　ＣＨＩＮＮＡＳＥＡＹその他による“マルチプロセ
ッサ・システムにおけるシステム・ユニット間のデータ
・トランザクションのためのモジュール式クロスバ連絡
接続ネットワーク”；　　ＧＡＧＬＩＡＲＤＯその他に
よる６システム・メイン・メモリ付きマルチプロセッサ
・システム用システム制御ユニットをインタフェースす
るための手段を用いるためのメモリ・コンフィギュレー
ション”：及び、ＧＡＧＬＩＡＲＤＯその他による１シ
ステム・モジュールのドラム制御信号のエラーをチェソ
クするための方法と手段”。

本発明は、一ＩＩ的には、コンピュータ・システムの機
能的成分間のインタフェースに関し、更に詳細には、マ
ルチプロセッサ・コンピュータ・システムのシステム制
１ｎユニットと関連入力／出力（　Ｉ　／Ｏ）装置との
間のインタフェースに関する。

コンピュータ・システムの分野において、システムの作
動速度を上げるために、並列作動する複数個の中央処理
ユニッ｝（ＣＰＵ）を備えることは、システムにとって
一般的でない。一船には、それぞれのＣＰＵは、単一コ
ンピュータ・ブ凸グラム特有のＬｉ様で作動するので、
メモリに記憶されている同一プログラム及びバリアブル
へのアクセスが必要とされる。それぞれのＣＰＵは、共
用共通メイン・メモリ、及び入力／出力ユニット（　Ｉ
　／Ｏ）へのアクセスを必要とする。Ｉ／Ｏは、−ａ的
にはコンピュータ・システム、及び、特にＣＰＵに対し
、外界との交信を可能にする。例えば、Ｉ／Ｏとしては
、衆知のディスク及びテープ・ドライブ、通信装置、プ
リンタ・ブロック・ワークステーション等々が用いられ
る。

この種並列作動の場合には、共用メモリ及びＩ／′０ヘ
アクセスする形式上の矛盾を生ずる。この種のインクユ
ニット通信を管理するにはシステム制御ユニット（Ｓ　
Ｃ　Ｕ）が用いられる。ＳＣＵは、独立した一連のイン
タフェースを介してメイン・メモリ及びＩ／ＯにＣＰＵ
をリンクする．それぞれのユニットからのデータ・リク
エストはＳＣＵによって受信されるが、この場合のデー
タ・リクエストは、ＣＰＵの並列作動に起因して予定し
ない時点、特別な場合として同一時点において発生する
。データ転送に対するこの種リクエストは、裁定アルゴ
リズムに従ってスケジュールされ、識別されたユニット
に対する適当なインタフェースを介して処理される．ＳＣＵにポートをもつ全てのシステム・ユニッ１・間で
効率の良い通信を行なうには、コンピュータ・システム
の並列作動を最適化することが重要である．データのボ
トルネックの発生を防ぐには、コンピュータ・システム
の全体としての動作にとって、インタフェースの速度が
極めて重要な要因となる。個々のユニットが他のユニッ
トからのデータを継続的に待たねばならない場合には、
個々のユニットが高速で作動しても殆ど無意味である．
この種コンピュータ・システムの設計者は、一般に、そ
れぞれのシステム・ユニット間のインタフェース全体に
わたって制御し、所要速度で作動可能なインタフェース
を開発することができるが、この種の方法は、ＳＣＵか
らＩ／Ｏへのインタフェースにとって必ずしも適切でな
い．Ｉ／Ｏ装置は、一般に、標準的な設計及び構造であ
り、事実、他のメーカの既製品を購入して使用すること
が多い。従って、インタフェースの設計者は、Ｉ／Ｏユ
ニットの物理的な特性に制約される。例えば、極めて重
要な設計上の制限条件の１つは、通信ラインの物理的な
本数である．通信ラインの本数が制限されると、データ
の転送速度に、直接影響する。

所要の転送速度を実現するには２つの方法がある．先ず
、それぞれのクロック・サイクル期間に送るデータ量を
簡単に増加させるために、並列インタフェースの幅を増
加させることができる。しかし、この場合、Ｉ／Ｏユニ
ットが提供する通信ラインの本数が制限されているので
、設計者が、インタフェースの幅全体を制御することは
できない．第２の方法は、同じ継続時間内に実施される
転送量を増加させるためにクロックの速度を上げること
に関係する。勿論、クロック信号をどの程度まで増加さ
せることができるかという点については制限がある．或
る速度に達すると、ハードウェアは簡単に作動不能とな
る。

この設計上の制限を更に悪化させる要因は、■／０ユニ
ットの物理的な設置場所である。一般に、Ｉ／Ｏユニッ
トは、ＳＣＵから離れた場所に設置される．２個のユニ
フトを連絡接続するケーブルは、それぞれ独特の相対々
地電位をもつ多重キャビネットを通過する際に、激しい
電磁環境にさらされる．更に、クロック・システムの周
波数が高いことも電磁干渉に影響する。これ等のノイズ
問題に対処してデータの保全性を確保するには、一般に
、インタフェースでは、例えば差動通信のようなノイズ
減少方法を用いる。具合の悪いことに、この種のノイズ
減少方法を用いると、通信ラインの本数を更に減少させ
ることになる。

ノイズ免疫性はこの種の方法によって改善できるが、偶
然なエラーは依然として発生する。従って、この種のエ
ラーを認識して連絡する方法を用いなければならない。

そのためには、通信ラインの制限本数は、エラ一連絡が
必要なために更に減少する。

従来、計算システム内の連絡は、比較的短距離Ｃ６ｆｔ
未満）にｗＪ限されてきた。従って、一般に、同期並列
通信スキームが用いられる。この通信方法は、所定の技
術及びワイヤの使用可能本数に対し、帯域を広くするこ
とができる。連絡ケーブルの長さは、一般に、システム
・クロック・スキュ対データ経路の伝搬遅延時間によっ
て制限される．中間距離通信（２０ｆｔ未満）には、一般に、簡単な非
同期並列通信スキームが用いられる。この方法によると
、一般に、所定の技術及び所定のワイヤ使用本数に対し
て、送信距離を更に長くすることができるが、帯域幅は
著しく狭くなる。データ転送用の信号としては、一般に
、非同期ストローブ信号及び対応するハンドシェーキン
グ信号が用いられる．通信距離が長くなると（２０ｆｔを超過）、一触に、非
同期マルチドロップ直列バスが用いられる．この種の通
信スキームの例はイーサネットである．マルチプロセシング・システムにおけるシステム制御ユ
ニットと各種Ｉ／Ｏユニット間に能率的で高速のインタ
フェースを提供するには、既述のシステム制御ユニット
と既述の入力／出力ユニット間で既述のデータ・パケッ
トを逐次送信するための手段及び既述のシステム制御ユ
ニントと既述の入力／出力ユニット間で送信されたデー
タ・パケットを逐次受信するための手段を備えたインク
フェースが必要である。受信手段は、複数個の既述デー
タ・パケットを逐次受信して記憶するためのバッファ手
段、既述の受信バッファ手段からデータ・パケットを制
御可能にアンロードするための手段、及び、既述の受信
バッファ手段からアンロードされるデータ・パケットに
応答してバッファ空信号を発信するための手段を備える
。送信手段は、既述の受信バッファ手段に記憶されたデ
ータ・パケットの個数を算定し、算定個数に応答して信
号を発信するための手段及び、既述の算定数が所定の大
きさに達することに応答して既述の送信手段が追加デー
タ・パケットを発信しないようにするための手段を備え
る。

本発明の前記以外の目的及び利点は、次に示す図面を参
照しながら、以下の詳細な記述を読むことによって明ら
かになるはずである。

本発明は、種々の変更をほどこし、或は、種々の代習形
式を採用することが可能であるが、本発明の特定の実施
例を例として図面に示し、詳細に説明すること＼する。

たりし、本発明が、こ＼に開示される特定の形式にのみ
限定されることを意図するものではなく、その反対に、
本発明は、特許請求の範囲によって規定される本発明の
趣旨及び範囲に属する全ての変更、等価事象及び代替事
象に適応されるものであることを理解されたい。

第１図は、複数個の中央処理装置（ＣＰＵＩ．−ＣＰｔ
Ｊ４）１１、１２、１３、１４で構成されるマルチプロ
セッサ・コンピュータ・システム１０のブロノク図であ
る，ＣＰｔＪは、共用共通主メモリ１６及び入力／出力
装Ｚ　（Ｔ／０）１　８にアクセス可能でな《ではなら
ない。Ｉ／０１８は、全体的にはコンピュータ・システ
ム１０を、また、具体的にはＣＰＵを、外部世界と連絡
可能にする．例えば、Ｉ／０１８は、ディスク及びテー
プ・ドライブ、通信装置、プリンタ、ブロッタ、ワーク
ステーション等の衆知の装置を意味する。

多重ＣＰＵを有効に利用するために、システムは、ＣＰ
ＵＩ−ＣＰＵ４が並列作動できるように構成される。こ
の種の並列作動では、共同メモリ１６及びｒ／０１８へ
のアクセス・コンフリクトの形で或る種の問題が起きる
。これ等のユニソｌ・間交信を管理するには、システム
・コントロール・ユニソト（ＳＣｔＪ）２０を用いる。

ＳＣＵ２　０は、一連の独立インタフェースを介し２て
、主メモリｌ６及びＩ／０１８にＣＰＵｉＣＰＵ４をリ
ンクする。ＣＰＵの並列作動の当然の結果として、予定
されない時点において、具体的には同時にＳＣＵ２０は
、個々のＣＰｔＪからデータを受信する。

デー・夕転送に関するこの種のリクエストは、任意アル
ゴリズムに従ってスケジュールされ、識別されたＣＰＵ
に対して該当するインタフェースを介して処理される。

ＳＣＵ２０は、このほかに、状態決定及び処理システム
の動作全体の制御を含む従来のコンソール機能を実施す
るサービス・プロセッサ・ユニッ｝　（ＳＰＵ）２２に
、各種システムをリンクする．具体的には、ＳＣＵ２　
０は、ＳＰＵ２２に対して、複数個のＣＰＵと交信する
ための手段を提供し、ＣＰＵ内の全ての記憶エレメント
へのアクセスを可能にする。

ＳＣＵ２　０へのボートを備えた全てのシステム・ユニ
ソト間において効率の良い交信を実施するには、コンピ
ュータ・システム１０の並列作動を最適化することが極
めて重要である。この種コンピュータ・システム１０の
設計者は、一ｍに、それぞれのシステム・ユニット間の
インタフェース全体を制御する方式を用いる。就も、こ
の場合のインタフェースは、純粋にＳＣＬＪからＩ／Ｏ
へのインタフェースというわけではなく、Ｉ／／０装置
には一般に標準設計及び標準構造の装置が用いられ、実
際には、他の製造者から既製品を購入して使用すること
も少くない．従って、インタフェースの設計担当者は、
Ｉ／Ｏユニットに関しては物理的な制約を受ける．例え
ば、重大な設計上の制限条件のうちの１つは、交信ライ
ンの物理的な本数の問題である。こ一で取扱っている場
合では、Ｉ／Ｏ装置の交信ラインは１２０本に限られる
。

この設計上の制限は、Ｉ／Ｏユニットの物理的な設置場
所によって更に悪化する。Ｉ／Ｏユニットは、一般に、
ＳＣＵ２０から離れた場所に設置され、１２ｆｔまで離
れていても差支えないとされている。これ等両ユニット
を連絡接続するケーブルは、それぞれのキャビネットが
それぞれ固有の対地電位をもつ多数のキャビネットを通
過すると、激しいｔｍ環境のもとにおかれること＼なる
．更に、高周波数クロック・システム（例えば５００Ｍ
Ｈｚ　）も電磁干渉に影響する。この種のノイズ問題に
対処し、データに保全性をもたせるために、インタフェ
ースでは差動直列終了ＥＣＬレベル信号を用いる．直列
終了ＥＣＬを用いると、２方向交信に信号ワイヤを使用
できなくなることに注意されたい。即ち、直列終了ＥＣ
Ｌを用いると、信号は、それぞれのワイヤ上で１方向に
のみ伝達可能である．従って、両方向に信号を伝達する
には、ラインの必要本数は２倍になる。

残念なことであるが、これ等２方法は、両方共に、デー
タの保全性を保証するために、交信ラインの本数を半分
にする。従って、ノイズ免疫レベルを充分にするには、
交信ラインの本数は１２０から３０に減少する。

ノイズ免疫性はこれ等２方法によって改善できるが、偶
然なエラーは依然として発生する。従って、この種のエ
ラーを認識し、訂正する何等かの方法を用いなければな
らない．そのためには、データと共にパリテイ信号が伝
達される。更に、パリテイ・エラーがあれば、２回目に
データを送るために、送信機にエラーを送り返す手段が
必要である．以上のように、パリティ用及び何等かの形
のハンドシェーキング用としてラインを使用しなければ
ならないので、交信に使用できるラインの本数は更に減
少する．最後に、ＳＣＵ２０とＩ／０１８の間隔が大きいので（
１２ｆｔ）、インタフェースを通って送信される信号は
可成り遅延する（例えば、インタフェース・ケーブルの
場合の遅延時間は２　０　ｎｓｅｃ）送信されたデータ
がこのようにゆがむと、離れているユニット間に同期化
の問題を生ずる。この同期化問題を解決するには、離れ
て設置されたユニットは、独立した非対称クロック信号
を用いてそれぞれ作動し、データと共に当該ユニットの
クロック信号を他の離れて設置されたユニットに送信す
る方法が用いられる。この方法では、クロック信号及び
データは、送信遅延によって同様に影響されるので、遅
延したクロック信号を用いて、受信機ラッチに同期化問
題を解決させることができる。しかし、クロック信号を
送信すると、データ伝達に使用できる通信ラインの本数
に更に減少する。

本発明では、ケーブルの長さは１２ｆｔまでに制限され
、送信ラインは１２０本に過ぎないが、それぞれの方向
に毎秒１２５メガバイトの生通信速度を達成できること
に注意されたい。更に、この生速度のうちの約８０から
１００メガバイト／秒は使用可能なデータで構成される
。更に、クロック・サイクル時間がケーブル遅延時間よ
りも短い（１６ｎｓｅｃ対２０ｎｓｅｃ）ことにも注意
されたい。

これは、１２ｆｔインタフェース・ケーブル１本に、デ
ータのサイクル２個が同時に所在することを意味する。

更に、インタフェース・ケーブルの長さは次式によって
拘束される：こ＼に；ＬＥＮＧＴ｝ｌ−インチで表わしたケーブル長さＴＣＶ
Ｃ　”’ピコ秒で表わしたサイクル時間ＴＭＬＩＩ一受
信フリフブ・フロップのホールド時間Ｔｓｔ＋　　一受信フリフプ・フロップのセントアンプ
時間ＴＳＫＩ　一送信機及び受信機のエッチ（食刻）及びＳ
ｉｎ，の固有スキュー（ゆがみ）（ピコ秒冫ＴＳＫＣ一ケーブルがゆがみに及ぼす影響（ピコ秒／イ
ンチ）第２図１よ、ＳＣＵからＩ／Ｏへのインタフェースの全
般的なブロック図である．この図には、１個ずつの送信
機及び受信機が示されているに過ぎないが、それぞれの
方向におけるデータ伝達を容易にするために、ＳＣＵ及
びＩ／Ｏ両方共に１個の送信機及び受信機を備える。Ｄ
タイプ・フリップ・フロップ２８に含まれるデータは、
送信機２４から、差動ラインを通って、受信機２６のバ
ッファ３０に送られる。フリンプ・フロップ２８用のク
ロック信号には送信機２４内で発信されるソース・クロ
ンク信号が用いられる．送信されたデータを受信機ハー
ドウエアと同期させるには、ソース・クロック信号が、
差動ラインを通って、バンファ３２から、受信機２６の
バッファ３４に送信される。次に、受信機バッツ７２６
は、受信機２６のＤタイプ・フリップ・フロップ３６の
クロック入力に、クロソク信号を送る。この図では１組
のフリップ・フロ７プ２８、３６及びバンファ３０だけ
が示されているが、このほかに１７個のこの種セットが
並列作動し、２−ビット・パリティをもつ２−バイト・
ワードの同時転送が可能である。１８個の並列フリップ
・フロップ３６は、全て、その出力をレジスタ・ファイ
ル３８に送信し、受信機の特定ロジックがレジスタ・フ
ァイルをアンロードし、送信されたデータを使用するた
めに作動するまで、データはこ＼に保持される。

離れて設置された２個のユニント間のハンドシェーキン
グは、Ｄタイプ・フリップ・フロップ３９に保持されて
いる実際の信号により、ソース・コントロールから、送
信機２４内で開始される状態として図示されている。送
信機クロック信号は、フリソブ・フロソブ３９のクロソ
ク入力に送信される。差動信号は、フリンブ・フロツプ
３９から、受信機２６のバッファ４０へ送信される。

バッファ４０ぱ、バッファ３６に接続されたクロソク入
力を備えたＤタイプ・フリソプ・フロフプ４２に、ハン
ドシエーキング信号を送信する。フリップ・フロップ４
２の出力は、制御機械４４に接続されており、この制′
４Ｂ機械は、信号をレジスタ・ファイル３８に送る。こ
の簡易化されたブロック図では、ハンドシェー・キング
信号は、送信機２４から受信機２６に通ずるたゾ１組の
差動ラインだけが示されているが、実際には、両方向に
通ずるハンドシェーキング・ライン４本が備えられる。

実際のハンドシエーキング信号については、残りの明細
書に関連して詳しく検討する。この段階では、コントロ
ール４４は、ハンドシェーキング信号に応答して、レジ
スタ・ファイル３８に含まれているデータをバリデート
／インバリデートし、誤りデータの再試行を開始するこ
とが理解され＼ば充分である。

送信機及び受信機のコントロール・アーキテクチャの詳
細なブロック図を、それぞれ第３及び４図に示す。送信
機２４と受信機２６の間には可成りの対話が行なわれる
ので、それぞれの対話について、相手側の動作と関連し
て検討すると便利である。従って、２個のユニット間の
データ及び制御信号の理論的な流れに従って、第３及び
４図について検討を進める。

送信しようとするデータは、相手ユニットにデータを送
ろうとするユニットによって供給され、送信パケット・
データ・バッファ５０内に配置される。Ｉ／０１８又は
ＳＣＵ２０のいずれか一方は、いずれかの方向にデータ
転送を開始可能であるが、説明し易くするために、ＳＣ
［Ｊ２　０が■／０１８にデータを送っているものと仮
定する。従って、ＳＣＵ２　０は、データのパケットを
バッファ５０内に配置する。バッファ５０は、別のデー
タ・パケットと個別に識別可能な多重記憶場所を備える
。換言すると、バッファ５０は、実際には、選定した所
定場所にデータを記憶し、そのデータにアクセスするた
めに用いられるインサート及びリムーブ・ポインタを備
えた多重バッファによって構成される。更に、データの
パケットを構成する２−バイト・ワードの個数は限定さ
れない。たｙ“し、構成個数が限定されないという事は
、パケットの長さが未知数であることを意味するもので
はなく、長さの許容範囲内であれば任意の所要長さであ
って差支えないことを意味する。パケットの長さに関す
る情報を含ませるには、パケット内のデータの最初の２
−バイト・ワードのビット４及びビット５をエンコード
する。同様に、受信機２６は、バッファの個数と構成が
相互に類似した受信パケット・データ・バッファ５１を
備える。

同時に、パケットを送信するためのリクエストは、ＳＣ
Ｕ２０によってパケット送信キュー５２に送られる。キ
ュー５２は、バッファ５０と同様に、バッファ５０内の
多重バッファのうちの１個に対応するそれぞれのキュー
記憶場所を備えた加重記憶場所で構成される。この様に
して、キュー５２は、バッファ５０のうちのどのバッフ
プが、送信機に送ろうとするデータを含んでいるかを送
信機に対して表示する一種のフラグとなる。従って、キ
二一５２の出力は、データ発信を最終的に制御する。キ
ュー５２が、パケット送信リクエストを含んでいる限り
、バッファ５０を所定のパケットを送信可能にする“空
でない′信号が発イ３される。“空でなレ蓼信号は、Ａ
ＮＤゲート５４の入力に送信され、それにより、Ａ．　
Ｎ　Ｄゲート５４を、受信機バッファ・カウンタ５６か
らの信号が通過可能にする。

受信機バッファ・カウンタ５６は、送｛ＨＨ４に対して
、受信パケット・データ・バッファ５１が満杯か否かを
追跡する手段の一部を形成する。

このように配列にすると、インタフェースの転送速度を
上げることができる．例えば、これに代わる方法として
、受信機がデータ・パケットを受信可能な機能になる度
に、受信機２６が、送信機２４に信号を送る方法を用い
ることができる。この場合、送信機２６は、データ・パ
ケットを送信する前に、必ず待ち状態になることが必要
である。

送信時間が無視できないものとすると（わずかに１　６
　Ｎｓｅｃクロック・サイクルの場合に２　０Ｎｓｅｃ
）、遅延時間は累積され、インタフェースの機能は著し
く低下する。しかし、即刻実施の場合には、受信機バッ
ファ５１が満杯であるか又は待つ必要があるかどうかを
送信機２４が承知しており、送信機２４は、遅延するこ
となく、パケットの送信を継続することができる。

受信機バッファ・カウンタ５６は、増分及び減分入力を
備える．′＄ｉ．分入力は、送信状態機械５８の出力、
具体的には、送信コマンド使用可能信号（ＸＭＴ　ＣＭ
ＤＡＶＡＩＬ）　ニ接続される。状態機械５８は、最終
的に、データ・パケットが何時送信されるかを決定し、
受信機２６及びカウンタ５６に送信されたＸＭＴ　ＣＭ
ＤＡＶＡＩＬ信号をデータに先行させる。カウンタ５６
は、受信バッファ５ｌ内に、バッファの個数に等しい値
を初期設定する。従って、それぞれのデータ・パケット
が受信［２６に送信されると、ＸＭＴ　ＣＭＤＡＶＡｒ
Ｌ信号によッテカウンタ５６を減少させ、１だけ少いバ
ッファが使用可能であることを表示する。カウンタがゼ
ロでない限り、カウンタ５６は、ＡＮＤゲート５４を通
ってイネイブル信号を状態機械５８に供給する。

送信機２４と受信機２６は自律的に作動するようにしな
ければならない。例えば、送信機２４がデータを受信機
２６に送信している間に、受信機２６は、そのデータを
バッファからアンロードし、更にデータ・パケットを受
信できるように、これ等のバッフ１を自由にしなければ
ならない。受信機２６が、バッファ５１からデータを回
収すると、受信機バッファ空信号（ＲＣＶ　ＢＵＦＥＭ
ＰＴＤ）が送信機２４に送られる。この信号は、シンク
ロナイザ６０を介して送信機クロックと同期をとってか
ら、受信機バッファ・カウンタ５６の増分入力に送られ
る。従って、それぞれの受信バッファ５１が自由化され
て追加データの受信が可能になると、カウンタがインク
リメントされて、追加バッファが使用可能であることを
表示する。このようにして、カウンタ５６がゼロでない
場合には、送信機２４は、遅延無しに、データ・パケッ
トの出力を継続する．送信状態機械５８は、パケットの長さを表示する送信バ
ッファ５０からの入力も受信する。既に検討したように
、最初の２−バイト・ワードのビット４及び５は、長さ
を表示するためにエンコードされ、送信状態機械５８に
送られる。状態機械は、次のデータ・パケットの送信時
期を”知る”ためには、パケットの長さを“知る”必要
がある．例えば、８−バイト・パケットを送るには４ク
ロック・サイクルが必要である．従って、パケットが４
サイクルを必要とすることを“知る”ことによって、状
態機械５８は、第５番目のクロック・サイクルで次のパ
フケージを送る準備をすることができる。

データの転送を開始するには、状態機械５８は、最初の
クロック信号期間中に、選択信号と共にＸＭＴ　ＣＭＤ
ＡＶＡｒＬを、送信バ７７ｙ　５　０の該当するバッフ
ァに送信する。その後で、送信バ７ファ５０は、１６−
ビット・ワイド・データ・インタフェースを通って、そ
れぞれの２−バイト・ワードを連続的に送信する．受信
バッファ５１は、それぞれの２−バイト・ワードを受信
し、選定した所定のバッファ内の連続的な場所に記憶す
る。同時に、パリティ及び送信クロック信号も、インタ
フェースを通って送信される。送信クロック信号は、受
信バッファ５工をイネイブルし、送信データを受信バッ
ファ５１と同調させる。受信したデータのパリティは、
送信されたパリテイ信号と比較され、パリテイのエラー
は、受信状態機械６２に伝達される。パリティ・エラー
があった場合は、最終的に、パケット全体がインタフェ
ースを通って再送信される，受信バッファ５１によって検出されたパリテイ・エラー
は、受信状態機械６２に伝達され、こ＼で信号が送信機
２４に戻され、当該データ・バケソトの再試行が開始さ
れる。状態機械６２から送信された不良パリテイ信号は
、シンクロナイザ６４を経て受信ク０７クと同期され、
受ｆ３転送再試行信号（ＲＣＶ　ＸＦＥＲＲＥＴＲＹ）
として送信機に送られる。送信機シンクロナイザ６６は
ＲＣνＸＦＥＲＲＥＴＲＹを受信し、送信機クロツクと
同期させ、その信号を送信状態機械５８に送信する。状
嘘機械５８は、既に述べたように、ＸＭＴ　Ｃ？ｌＤＡ
ＶＡＩＬを受信機に、また、八ソファ選択信号を同じバ
ノファ送ることによって応答する。次のクロック・サイ
クル開始に際し２て、送信バッファ５０は、データ・パ
ケットを再び送信し始める。

パリテイ・エラーが検出されない場合には、受信機２６
は、受信転送肯定応答信号（ＲＣＶ　ＸＦＥＩＩＡＣＫ
）を用いて応答し、パケットが正しく受信されたことを
表示し、送信機２４は、当該データ転送リクエストをキ
ュー５２から安全に除去することができる。受信状態機
砿６２は、転送されるパケットの長さを示す受信バッフ
ァ５１からの信号を受信する。既に述べたように、最初
の２−バイト・ワードのビ・ノト４及び５はパケットの
長さを示す．これ等２個のビットは状態機械６２に送信
され、所定数のクロック・サイクルの終結に際して、転
送肯定応答信号が発信される。この信号は、シンクロナ
イザ６８を経て受信クロツクと同期し、送信機２４に送
られる。送信機シンクロナイザ７０は、ＲＣＶ　ＸＦＥ
ＲＡＣＫを受信し、送信クロノクと同期させてから、そ
の信号をパケット転送キュー５２に通す。キュー５２で
は、当該バッフプに対して正当なビットカ《リセットさ
れ、リムーブ・ポインタがインクリメントされて、その
次のアドレスを表示する。

！？ＣＶ　ＸＦＬ’ＲＲＥＴＩ？Ｙは受信機固有ロジフ
クによっても開始できることに注意されたい。ＯＲゲー
ト７２はシンクロナイザ６２からの入力及び受信機固有
ロジックからの受信機ビジイ信号を受信する。

従って、何等かの理由によって受信機ユニフト（この例
では、Ｉ／Ｏユニットのうちの１個）が、送信されたパ
ケットを受信不能か又は受信拒否している場合には、Ｉ
？ＣＶ　ＸＦＥＲＲＥＴＲＹを発生させるために、受信
機ビジイ信号を肯定するだけで充分である。更に、受信
機ビジイ信号が肯定された場合に、受信機２６がパケッ
トに応答することを防止するために、ＲＣＶ　ＸＦＥＲ
ＡＣ）［をブロックすることが好ましい。従って、ＡＮ
Ｄゲート７４は、１個の入力として状態機械６２からＲ
ＣＶχＦＥＲＡＣＫを受信する。ＡＮＤゲート７４に対
する第２の入力は、逆受信機ビジイ信号である．従って
、受信機ビジイ信号が肯定されると、ＡＮＤゲート７４
は、ＲＣＶ　ＸＦＥＲＡＣＫを通過不能となる。

状態機械６２は、パケット受信が完了し、どのバッファ
が使用可能であるかを表示するために、受信機固有ロジ
ックに対して、バッファ使用可能信号を供給する。シン
クロナイザ７６は、パンファ使用可能信号を受信機クロ
プクと同期させ、その信号を受信機固有ロジックに通過
させる。その後で、受信機固有ロジックは、アンロード
・バ，ファ信号を受信バッファ５ｌに対して開始する。

アンロード信号は、バッファ５１に対し、指定されたバ
ッファに含まれているデータを受信機固有ロジックに送
信させる。

受信バッファ５１のローディングは受信バッファ・カウ
ンタ７８によって制御される。カウンタ７８は、受信バ
ッファ５１内のバッファの個数とゼロの間をカウントす
るように構成されており、カウンタ７８の出力は、受信
バッファ５ｌに対するインサート・ポインタとして作用
する．カウンタ７８の増分入力は、ＸＭＴ　ＣＭＤＡＶ
ＡＩＬからの制御信号を受信する。これとは逆に、カウ
ンタ７８の減分入力は、受信機固有ロジックから制ｉｎ
信号を受信する．受信機固有信号が、受信バッファ５１
のバッファを継続的にアンロードすると、受信バ、，７
７空信号ＣＦＩＣＶ　Ｂ［ＩＦＥＭＰＴＤ）を発信する
．この信号は、バッファのうちの１個が継続的にアンロ
ードされ、別のデータ・バケントを受信可能になったこ
とを表示する。既に述べたように、この同一信号が送信
機の受信機バッファ・カウンタ５６の減分入力に供給さ
れる。従って、カウンタ７８は、受信バッファ５１にお
いてその次に使用可能なバッファをポイントする。

送信及び受信状態機械５８、６２の動作は、第５及び６
図に示す１対のａ能フロー・チャートと関連して説明す
れば、理解し易い。送信状態機械５８の機能フロー・チ
ャートを示す第５図において、状態機械５８が送信バッ
ファ５０からパケットの長さを受信するブロック８０で
制御が始まる。

パケットの長さは、パケット転送が何時終了するかを決
定するために重要である。例えば、４個の２−バイト・
ワードを含むパケットの送信は、第６番目のクロック・
サイクルが開始すると終了する（ＸＭＴ　ＣＭＤＡＶＡ
ＴＬに対するクロック・サイクル１個及びそれぞれの２
〜バイト・ワードに対してクロ７ク・サイクル１個）．その後で、状態機械５８は、ＡＮＤゲート５４からの送
信パケット信号を待つ。この信号が無い場合には、受信
バッファ５１が満杯か、或は、送信バッファ５０内に送
信さるべきデータが所在しないことを示表する。決定ブ
ロック８２は、状態機械５８のこの部分を表わす。送信
パケット信号が受信されなければ、決定ブロック８２は
自己折返しを行ない、機能フロー・チャートの残りの部
分を進行させるための制御を不可能にする。送信パケッ
トが受信されると、制御はブロック８４に移り、こ＼で
データ転送が実際に開始される。状態機械５８はＸＭＴ
　ＣＭＤＡＶＡＩＬを、受信機２６に送信する。この信
号は、受信機２６に対し、その次の送信クロック信号に
おいてデータ・ラインの監視が開始されることを通知す
る。

ブロック８６において、状態機械５８は、送信バッファ
５０に選択信号を送信する。この信号は、選定されたバ
ッファに対し、その次の送信クロック信号によって開始
される２−バイト・ワードで構成されたデータのアンロ
ーディングの開始を可能にする。

パケット転送に際して、送信されたデータ内に、受信機
２６によってエラーが検出されたかどうかを決定するた
めにＸＦＥＲＲＥＴＲＹが監視される．決定ブロック８
８において、ＸＦＥＲＲＥＴＲＹが肯定されると、ブロ
ック８４に対する制御が行なわれ、転送が再試行される
。肯定されない場合には、制御は決定ブロック９０にバ
スされ、転送が完了したかどうかを決定するために用い
られる。状態機械はパケットの長さを知っており、従っ
て、パケットを転送するためにａ・要なクロック・サイ
クルの個数を知っているので、所要個数のクロ７ク・サ
イクルが完了すると同時に転送が完了する。決定ブロッ
ク９０は、単にクロック・サイクルの個数をカウントし
、必要個数のクロソク・サイクルが未だ発生していない
場合には、制御を決定ブロック８８に戻す。この様にし
て制御をルービングすることにより、ＸＦＥＲＲＥＴＲ
Ｙ信号の定期的監視が実施される。クロック・サイクル
が所要個数に達すると、状態機械５日は自由になり、新
しくプロセスを開始し、別のデータ・パケットの送信が
可能となる。

受信状態機械６２の機能フローチャートを示す第６図に
おいて、状態機械６２が送信バッファ５１からのパケッ
トの長さを受信するブロック９２において制御が始まる
．この場合にも、何時パケット転送が完了するかを決定
するためにパケット長は重要である。

データのそれぞれの２−バイト・ワードを受信すると、
制御は、決定ブロック９４、９６を通ってループする。

決定ブロンク９４において、データのそれぞれのバイト
のパリティが、送信バッファによって住成された対応す
るパリテイ・ピントと比較される。パリティ・エラーが
検出すれば、データ全てが受信済みでない場合には、決
定ブロック９６は制御を転送して決定ブロック９４に戻
し、その次の２−バイト・データのパリテイをチェック
する。パリテイ・エラーが検出された場合は、制御はブ
ロック９８に移り、こ＼で、状態機械６２は、送信機２
４に対してＸＦ［！ＲＲＥＴＩ？Ｙを開始する。

パリテイ・エラーが検出されることなく、所定個数のク
ロック・サイクルが終了すると、制御はブロック１００
に移る。この時点でパケット転送は完了し、成功する。

従って、バッファ使用可能信号が受信機固有ロジックに
送信される。同様に、ブロソク１０２において、状態機
械６２は、送信機２４に対して、ＸＦＥＲＡＣＫを開始
する。制御プロセスが完了し、状ｔｉ械６２は、その次
のデータ・パケソトを受信可能な状態となる。

シンクロナイザ６０の全体概略図を第７図に示す。シス
ンクロナイザ６４、６６、６８、６９、７０、７３、７
６の構成は同じである。シンクロナイザ６０は、５個の
Ｄタイプ・フリップ・フロノブ１１０、１１１、１１２
、１１３、１１４で構成され、第１のフリフブ・フロソ
ブ１１０は、そのＤ入力において入力信号を受信する。

入力信号は、クロック信号と同期させようとする信号で
ある。例えば、シンクロナイザ６０（第３図参照）は、
送信クロック信号と同期させようとするＲＣＶＢＵＦＥ
ＭＰＴＤを、入力として受信する。

フリップ・フロップ１１０へのクロック入力は、クロッ
ク信号を生成するシステムのクロツク信号である。例え
ば、シンクロナイザ６０へのクロソク入力はＲＣＶ　Ｃ
ＬＯＣＫである。この入力は、インタフェースを通って
送信されたクロック信号及びデ一夕のスキューイングを
取扱う．ＲＣＶ　ＢＵＦＥＭＰＴＤは１；’ＣＶ　ＣＬ
Ｏ（Ｊを用いて受信機２６によって生成され、両信号共
に、インタフェース・ケーブルを通過する際に同様の遅
延を生ずるので、ＲＣＶ　ＢＵＦＥＭＰＴＤの値は、Ｒ
ＣＶ　ＣＬＯ（Ｊの移行に際して安定かつ妥当である。

フリソブ・フロツブ１１０のＱ出力はフリフプ・フロフ
ブ１１１のクロツク入力に接続されているが、フリップ
・フロフブ１１工のＤ入力は論理的に高い値に接続され
ている。従って、フリップ・フロソブ１１０への入力が
状態を変えると、フリップ・フロップ１１１がクロック
され、そのＱ出力を経てハイ信号を通過させる。フリッ
プ・フロップ１１１は、そのＱ出力の値を論理的ハイか
らローにセットするために用いられるリセット入力も備
える。

残りのフリップ・フロップ１１２、１１３、１１４は、
それぞれ、先行するフリソブ・フロフブＱ出力に接続さ
れたＤ入力及び、信号を同期させようとするシステムの
クロック信号に接続されたクロック信号を用いる。例え
ば、シンクロナイザ６０は、そのクロック入力ＸＭＴ　
ＣＬＯＣＫを備える。

最終フリソブ・フロップ１１４のＱ出力は、シンクロナ
イザの出力として用いられるが、非Ｑ出力は、フリソブ
・フロップ１１１、１１２のリセット入力に接続されて
いる。

シンクロナイザの動作は、入力クロノク信号と合致し、
フリップ・フロップ１１０に記憶されている入力信号と
共に始まる．シンクロナイザは、入力及び出力クロック
信号の相対周波数とは独立じて作動するように設計され
ている。しかし、その内部フリップ・フロップの動作は
、データ及びクロソク信号の同時発生変化に対して特に
敏感である。この種の同時発生変化が起きると、フリッ
プ・フロップの作動結果は予測不可能であり、フリップ
・フロップを準安定状態にし、その出力は肯定的又は否
定的のいずれでもなくなる。

従って、準安定的なシンクロナイザからの出力が最終的
に発信されることを防止するために、逐次的に接続した
フリップ・フロツブで構成される多重ステージが用いら
れる。シンクロナイザのそれぞれのフリップ・フロフブ
・ステージは、準安定状態にもちこまれないように増加
する。好ましい場合としては、最終ステージが準安定状
態に達する確率が１０７年間に１度であるような３ステ
ージが用いられる。

３ステージ・シンクロナイザでは、シンクロナイザに向
けて発信された全てのハンドシエーキング信号に３サイ
クル遅延を生ずる．従って、ハンドシエーキング信号は
、出力クロック周波数の３分の１の割合においてのみ発
信可能である。

フリップ・フロップ１１０のＱＩＩＯ出力は、フリップ
・フロップ１１１のクロック入力に接続される。フリッ
プ・フロップ１１１のＤ入力は、論理的ハイ信号に接続
される。従って、ハイ・データ入力及び結果として０か
ら１へのＱＩＩＯの移行により、Ｑ１１１出力はハイと
なる。この出力は、３ステージ１１２、１１３、１１４
のうちの最初のステージであるフリノプ・フロフプ１１
２に供給される。これ等３ステージに供給されるクロッ
ク入力は、出力クロック信号によって制御される．データとクロックの移行が同時に発生しないものと仮定
すると、ハイ・データ信号は、３ステージ１１２、１１
３、１１４を通って３ステージ出カクロンク・サイクル
でリフブルし、シンクロナイザの出力として送信される
．最終ステージのＱＮ１１４出力は、フリップ・フロッ
プ１１１、１１２へのフィードバック信号として作用し
、データ信号と出力信号の同期が達成されたことを表示
する。従って、フリップ・フロンプ１１１、１１２は、
その次のデータ信号を準備するためにＱＮ１１４出力が
ローに移行することにより、リセットされる。フリフブ
・フロップ１１３はリセントされないので、シンクロナ
イザの出力の幅は、クロック・サイクル２個分以上であ
る．フリップ・フロップ１１３はリセットされず、フリ
ップ・フロップ１１４と同じでなくてはならないので、
その出力も、フリフブ・フロップ１１４を通って、第４
番目のクロック・サイクルでリフブルする。

フリソブ・フロップ１１０へのデータ入力が口−の値で
あれば、Ｑ１１０出力はローのま＼であり、フリップ・
フロップ１１１をクロックしないことが理解されるはず
である。従って、フリ・ノブ・フロフプ１１１は既にリ
セットされているので、その出力はローであり、それに
よってデータ入力にマッチする。ハイ・データ入力と同
様に、このロー・データ入力は、フリップ・フロップ１
１２、１１３、１１４の３ステージを通ってリソプルし
、シンクロナイザの出力としてバスされる。

インタフェースの動作を説明するには例を用いると便利
である。第８図は、簡単な単一肯定応答パケット用デー
タ及びハンドシエーキング信号のタイミング・ダイアダ
ラムである。プロセスは、マッチング受信機に送信しよ
うとするｌＯ一バイトのデータ・パケットを含む送信パ
ケット・データ・バッファによって始まる。従って、送
信機械５８はＸ？ＩＴ　ＣＭＤＡＶＡＩＬ信号を発｛ｉ
ｔる。次ニ、送信機械５８は、送信パケット・データ・
バッファ５０に対して、“選択Ｎ”信号を発信する。そ
の次のクロック・サイクルが始まると、直ちに、送信パ
ケット・データ・バンファ５０は、データ・パケットの
発信を開始する．２−バイト・データは、送信パケット
・データ・バッファが空になるまで、後続する５個のク
ロック・サイクルのそれぞれのサイクルにおいて発信さ
れる。受信された制御機械６２は、受信したデータ・パ
ケットのパリテイ・エラーをチェックし、受信機が使用
中でなければ、送信機に対してＲＣＶχＦＥＲＡＣＫ信
号が送信される，　　ＲＣＶ　ＸＦＥＲＡＣκ信号は、
パケットＮを送信させるためのもとのリクエストをキュ
ー５２から除去するパケット送信キュー５２に向けて発
信され、その後で、受信機固有ロジックは、受信パケッ
ト・データ・バッファ５１に向ってＵＮＬＯＡＤＢＵＦ
ＦＥＲＮ信号を発信し、当該データ・パケットをバンフ
ァ５１から除去する．バ，ファ５１が空になると、受信
機固有ロジックは、送信機に向ってＲＣＶ　ＢＵＦＥＭ
ＰＴＯ信号を発信する，　ＲＣＶ　ＢＵＦＥＭＰＴＤ信
号は、受信バッファ・カウンタ５６をインクリメントす
るために送信機によって用いられ、受信機内で追加バッ
ファ場所が使用可能であることを表示する。

第９図は、簡単な単一再試行パケット用タイミング・ダ
イアグラムである。簡単な単一肯定応答パケットの場合
と同様に、パケット送信キュー５２にパケットＮを送信
するためのリクエストを受信機が受信するとプロセスが
始まる。送信マシン５８は送信ＸＭＴ　ＣＭＤＡＶＡＩ
Ｌ信号を発信し、次に、直ちにデータ・パケットの送信
を開始する送信パケット・データ・バンファ５０内の適
切なバッファを選定する。た！゜シ、この場合には、受
信機が使用中であるか、又は、データ送信にパリティ・
エラーが発生したかいずれかの理由により、受信機は、
ＲＣＶ　ＸＰＩ！ＲＲＨＴＲＹ信号を送信機に向けて発
信する。このＲＣＶ　ＸＦＥＲＲｆ！ＴＲＹ信号は、送
信機械５８に向って発信され、追加時間にバケツ｝Ｎを
送信しなければならない事を表示する。

連続した２個のパケットが送信され、両方共肯定応答さ
れた場合のタイミング・ダイアグラムを第１０図に示す
。送信機械５８はＸｌＩＴ　ＣＭＤＡＶＡＩＬ信号を発
信し、次に、データ・バケソ１一の送信を開始させよう
とする送信パケット・データ・ハッファ５０内の適切な
バッファを選定する。最初のデータ・バケソトが受信機
に送られた後で、送信機械５８は別１７１ＸＭＴ　ＣＭ
ＤＡＶＡＩＬ信号を受信ｉに送り、次に、データ・パケ
ットの送信を開始させようとする送信パケット・データ
・バッファ５０内の別のバッファを選定する。これに続
いて、受信制御機械６２は、バケソトＡ及びパケットＢ
に対してＲＣＶ　ＸＦＥＲＡＣＫ信号を開始し、パケッ
ト送信キュー５２に対し、データ・パケットを送信させ
る両リクエストを再試行させる。同様に、受信機の固有
ロジックは、パケットＡ及びＢに対して、ＲＣＶ　ＢＯ
ＦＥＭＰＴＤ信号を生成し、受信機内の両方のバッファ
場所が自由であって、追加データ・パケットの受信が可
能であることを表示する。

連続したパケット２個を送信し、最初のパケットは再試
行され、第２番目のバケソトが肯定応答される場合のタ
イミング・ダイアグラムを第１１図に示す。第１０図の
場合と同様に、送信機５８は、ＸＭＴ　ＣＭＤＡＶＡＩ
Ｌ信号を発信し、選定されたパケソトＡ及びＢの両パケ
ットに対するデータ・パケットが直ちに後続する。次に
、最初のバケソトＡは受信に失敗したので再試行が必要
であることを表示するＲＣＶ　ＸＦＥＲＲＥＴＲＹ信号
が、第１のハンドシェーキング信号として受信機によっ
て返送される。

た＼′し、受信機によって返送される第２のハンドシェ
ーキング信号はＲＣＶ　ＸＦＨＲＡＣＫ｛ｉ号であり、
バケツ｝Ｂの受信に成功したことを表示する。従って、
パケットＢを送信させるためのリクエストはパケット送
信キュー５２から除去され、送信機械５８は、パケット
Ａに対して、第２の送信試行を開始する。パケソトＡ及
びパケットＢの両方に対して、受信機から、ＲＣＶ　Ｍ
ＵＦＭＢＰＴＯ信号が返送され、されによって、カウン
タ５６をデクリメントし、受信機内において、２個の追
加バッファ・ロケーションが使用可能であることを表示
する。

【図面の簡単な説明】

第１図は、コンピュータ・システムのプロ・ノク図であ
る；第２図は、第１図に示すコンピュータ・システムにおけ
るＳＣＵ−Ｉ／Ｏインタフェースのダイアダラムである
：第３図は、ＳＣＵ−１／Ｏインタフェースにおける送信
機制御ロジックのブロック図である；第４図は、ＳＣＵ
−■／０インタフェースにおける受信機制御ロジ７クの
ブロック図である；第５図は、第３図に示す送信機制御
ロジックにおいて、送信状態機械が後続する制御スキー
ムのフローチャートである；第６図は、第４図に示す受信機制御ロジックにおいて、
受信状態機械が後続する制御スキームのフロー千十一ト
である；第７図は、送信又は受信クロック・シンクロナイザの概
略図である１第８図は、単一肯定応答データ・パケット転送のための
データ及びハンドシェーキング信号のタイミング・ダイ
アグラムである；第９図は、肯定応答されない単一データ・パケット転送
のためのデータ及びハンドシエーキング信号のタイミン
グ・ダイアダラムである；第１０図は、連続する２個の
肯定応答されたデ−９・パケット転送のためのデータ及
びハンドシェーキング信号のタイミング・ダイアグラム
である。第１１図は、第１のデータ・バケソトは肯定応答され、
第２のデータ・パケットは肯定応答されない場合におい
て、連続する２個のデータ・パケットを転送するための
データ及びハンドシェーキング信号のタイミング・ダイ
アグラムである。１０・−マルチプロセッサ・コンピュータ・システム、１１、工２、１３、１４−・・中央処理装置、１６・一
・主メモリ、１８一入力／出力装置、２０・−システム・コントロール・ユニット、２２・・
−サービス・プロセッサ・ユニット、２４・・送信機、２６・・・受信機バッファ、２日−・フリップ・フロソブ、３０、３２、３４・−バッファ、３６・・−・フリップ・フロップ、３８−・−レジスタ・ファイル、４０・・・バッファ、４２−フリップ・フロソブ、４４−・制御機械。

Claims

【特許請求の範囲】

（１）システム制御ユニットと入力／出力ユニット間に
おけるデータ・パケットの流れを制御するためのインタ
フェースであって、前記システム制御ユニットと前記入力／出力ユニット間
において前記データ・パケットを逐次送信するための送
信手段と、前記システム制御ユニットと前記入力／出力ユニット間
において前記データ・パケットを逐次受信するための受
信手段とを備えており、前記受信手段は、複数個の前記
データ・パケットを逐次受信して記憶するためのバッフ
ァ手段と、前記受信バッファ手段からデータ・パケットを制御可能
にアンロードするための手段と、前記受信バッファ手段
からアンロードされるデータ・パケットに応答してバッ
ファ空信号を発信するための手段とを含んでおり、前記送信手段は、前記受信バッファ手段に記憶されているデータ・パケッ
トの個数を算定し、算定した個数に応答する信号を発信
する手段と、前以て選定された大きさの前記算定個数に応答して前記
送信手段が追加データ・パケットを発信することを防止
するための手段とを含んでいる、ことを特徴とするインタフェース。
（２）前記送信手段は、送信されたデータに応答するパ
リテイ信号を算定し、前記パリテイ信号を前記受信手段
に送信するための手段を含む請求項（１）記載のインタ
フェース。
（３）前記受信手段は、パリテイ信号を受信し、受信し
たデータのパリテイを決定し、受信したパリテイ信号を
決定したパリテイ信号と比較し、前記決定したパリテイ
と受信したパリテイの不一致に応答して前記送信手段に
再試行信号を発信し、前記決定したパリテイと受信した
パリテイの一致に応答して肯定応答信号を発信するため
の手段を含む請求項（２）記載のインタフェース。
（４）前記送信手段は、前記再試行信号を受信し、前記
再試行信号に対応してデータ・パケットの転送を再開始
するための手段を含む請求項（３）記載のインタフェー
ス。
（５）前記送信手段は、前記肯定応答信号を受信し、前
記肯定応答信号に対応して前記データ・パケットを再試
行するための手段を含む請求項（３）記載のインタフェ
ース。
（６）前記送信手段は、送信手段の動作を同期化するた
めの第１の周期的クロック信号を生成するための手段、
及び、送信されたデータに対して前記受信バッファ手段
を受信可能にするために前記受信手段に前記第１のクロ
ック信号を送信するための手段を含む請求項（１）記載
のインタフェース。
（７）前記受信手段は、受信手段の動作を同期化するた
めに、第１の周期的クロック信号と同期していない第２
の周期的なクロック信号を生成するための手段、及び、
前記バッファ空信号に対して送信手段を受信可能にする
ために、前記送信手段に向けて既述の第２のクロック信
号を発信するための手段を含む請求項（６）記載のイン
タフェース。
（８）前記送信手段は、前記データ・パケットの発信に
先だって、第１の周期的クロック信号中にコマンド使用
可能信号を発信するための手段を含む請求項（１）記載
のインタフェース。
（９）前記受信手段は、前記コマンド使用可能信号を受
信し、前記コマンド使用可能信号の受信に応答して前記
受信バッファ手段に対してインサート・ポインタをイン
クリメントするための手段を含む請求項（８）記載のイ
ンタフェース。
（１０）前記受信バッファ手段に記憶されたデータ・パ
ケットの個数を算定するための前記手段は、前記コマン
ド使用可能信号を受信し、算定された個数をインクリメ
ントする請求項（８）記載のインタフェース。