JPH1051514A - インタフェース装置 - Google Patents
インタフェース装置Info
- Publication number
- JPH1051514A JPH1051514A JP8200468A JP20046896A JPH1051514A JP H1051514 A JPH1051514 A JP H1051514A JP 8200468 A JP8200468 A JP 8200468A JP 20046896 A JP20046896 A JP 20046896A JP H1051514 A JPH1051514 A JP H1051514A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmitted
- interface device
- interface
- mvip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
- G06F11/1625—Error detection by comparing the output signals of redundant hardware in communications, e.g. transmission, interfaces
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
- H04L1/06—Arrangements for detecting or preventing errors in the information received by diversity reception using space diversity
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Abstract
(57)【要約】
【課題】 データ伝送の信頼性を向上させることができ
るインタフェース装置を提供する。 【解決手段】 インタフェース３のＭＶＩＰ制御部６ａ
は内部処理回路からのデータを送信し、インタフェース
４のＭＶＩＰ制御部６ｂが受信したデータはＳＷ回路７
ｂにより送信データとしてＭＶＩＰ制御部６ｂに供給さ
れ、送信される。折り返し送信されたデータはＭＶＩＰ
制御部６ａ、ＳＷ回路７ａを介して比較回路９ａに供給
され、比較回路９ａは遅延回路８ａにより遅延された送
信データと折り返し送信されたデータとを比較して比較
出力をＣＰＵ１に供給する。ＣＰＵ１は比較回路９ａか
らの比較出力に基づいて処理を選択する。
るインタフェース装置を提供する。 【解決手段】 インタフェース３のＭＶＩＰ制御部６ａ
は内部処理回路からのデータを送信し、インタフェース
４のＭＶＩＰ制御部６ｂが受信したデータはＳＷ回路７
ｂにより送信データとしてＭＶＩＰ制御部６ｂに供給さ
れ、送信される。折り返し送信されたデータはＭＶＩＰ
制御部６ａ、ＳＷ回路７ａを介して比較回路９ａに供給
され、比較回路９ａは遅延回路８ａにより遅延された送
信データと折り返し送信されたデータとを比較して比較
出力をＣＰＵ１に供給する。ＣＰＵ１は比較回路９ａか
らの比較出力に基づいて処理を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、１つ又は複数の情
報処理装置間に設けられ、情報処理装置と該インタフェ
ースとを接続するためのバスとは別個に設けられたバス
によって接続されるインタフェース装置に関するもので
ある。
報処理装置間に設けられ、情報処理装置と該インタフェ
ースとを接続するためのバスとは別個に設けられたバス
によって接続されるインタフェース装置に関するもので
ある。
【０００２】
【従来の技術】近年のパーソナルコンピュータ、ワーク
ステーション等の情報処理装置の性能向上により、ユー
ザから要求される処理が高度化している。例えばパーソ
ナルコンピュータ等に電話、ファクシミリ装置、音声処
理あるいは構内交換器等の機能が求められるようになっ
ている。
ステーション等の情報処理装置の性能向上により、ユー
ザから要求される処理が高度化している。例えばパーソ
ナルコンピュータ等に電話、ファクシミリ装置、音声処
理あるいは構内交換器等の機能が求められるようになっ
ている。
【０００３】このような機能をパーソナルコンピュータ
等の情報処理装置に実装するためには、上述のような機
能を実現するための基本的なインタフェースのみを設
け、これらの装置に設けられているＣＰＵ（Central Pr
ocessing Unit ：中央演算装置）によってこれらのイン
タフェースの制御を行う構成としてもよいが、これらの
インタフェースにＣＰＵ、ＤＳＰ（Digital Singnal Pr
ocessor ：デジタル信号処理装置）等の制御手段を設
け、これらのインタフェースをある程度自律的に動作さ
せることにより、情報処理装置のＣＰＵの処理負荷を低
減させることが行われている。
等の情報処理装置に実装するためには、上述のような機
能を実現するための基本的なインタフェースのみを設
け、これらの装置に設けられているＣＰＵ（Central Pr
ocessing Unit ：中央演算装置）によってこれらのイン
タフェースの制御を行う構成としてもよいが、これらの
インタフェースにＣＰＵ、ＤＳＰ（Digital Singnal Pr
ocessor ：デジタル信号処理装置）等の制御手段を設
け、これらのインタフェースをある程度自律的に動作さ
せることにより、情報処理装置のＣＰＵの処理負荷を低
減させることが行われている。
【０００４】上述のような複数の機能を１つ乃至複数の
情報処理装置により実現するためには、各々のインタフ
ェース間の連携動作が必要となる。このような連携のた
めのデータの転送等を情報処理装置のバス等の通常の経
路を介して行うと、これらのデータの転送によってバス
等の通常の経路が占有される時間が長くなり、情報処理
装置の処理能力が低下することが考えられる。このた
め、情報処理装置のＣＰＵ、画像表示部、補助記憶装置
等の間のバスの他に上述のようなインタフェース間を接
続するために、例えば「MVIP-90 STANDARD RELEASE 1.
1」（1994,Go-MVIPIncorporated ）等で知られている業
界標準であるＭＶＩＰ（Multi-Vender Integration Pro
tcol：マルチベンダ統合プロトコル）バス等を設け、Ｃ
ＰＵ等のバスの負荷を低減することが行われている。
情報処理装置により実現するためには、各々のインタフ
ェース間の連携動作が必要となる。このような連携のた
めのデータの転送等を情報処理装置のバス等の通常の経
路を介して行うと、これらのデータの転送によってバス
等の通常の経路が占有される時間が長くなり、情報処理
装置の処理能力が低下することが考えられる。このた
め、情報処理装置のＣＰＵ、画像表示部、補助記憶装置
等の間のバスの他に上述のようなインタフェース間を接
続するために、例えば「MVIP-90 STANDARD RELEASE 1.
1」（1994,Go-MVIPIncorporated ）等で知られている業
界標準であるＭＶＩＰ（Multi-Vender Integration Pro
tcol：マルチベンダ統合プロトコル）バス等を設け、Ｃ
ＰＵ等のバスの負荷を低減することが行われている。
【０００５】このＭＶＩＰバスの伝送／物理メディア層
としてはＭＶＩＰバスが使われている。ＭＶＩＰバスは
６４ｋＢＰＳの双方向データストリームを複数本まとめ
た多重化バスである。このデータストリームの中を音声
データや画像データが伝送される。
としてはＭＶＩＰバスが使われている。ＭＶＩＰバスは
６４ｋＢＰＳの双方向データストリームを複数本まとめ
た多重化バスである。このデータストリームの中を音声
データや画像データが伝送される。
【０００６】図２は従来のＭＶＩＰバスを用いた情報処
理装置の要部の構成例である。この情報処理装置では、
パーソナルコンピュータの拡張バスにＭＶＩＰインタフ
ェースを備えた４枚のインタフェースボード８１〜８４
を実装し、コンピュータ交換器を実現している。回線イ
ンタフェースボード８１に着信した電話はＭＶＩＰバス
（ＭＶＩＰケーブル）８５を介して電話呼インタフェー
ス８４に転送されローカル電話に接続される。また着信
した呼がファクシミリ装置に対するものであればＭＶＩ
Ｐバス８５を介してファクシミリインタフェース８３に
転送され、ファクシミリ装置に接続される。
理装置の要部の構成例である。この情報処理装置では、
パーソナルコンピュータの拡張バスにＭＶＩＰインタフ
ェースを備えた４枚のインタフェースボード８１〜８４
を実装し、コンピュータ交換器を実現している。回線イ
ンタフェースボード８１に着信した電話はＭＶＩＰバス
（ＭＶＩＰケーブル）８５を介して電話呼インタフェー
ス８４に転送されローカル電話に接続される。また着信
した呼がファクシミリ装置に対するものであればＭＶＩ
Ｐバス８５を介してファクシミリインタフェース８３に
転送され、ファクシミリ装置に接続される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＭＶＩＰバスでは、送信側のインタフェースが、伝送し
たデータが受信側のインタフェースに誤り無く伝送され
たか否かを確認できない問題があった。このため、デー
タ伝送の信頼性が低いものであった。
ＭＶＩＰバスでは、送信側のインタフェースが、伝送し
たデータが受信側のインタフェースに誤り無く伝送され
たか否かを確認できない問題があった。このため、デー
タ伝送の信頼性が低いものであった。
【０００８】本発明は、上述のような問題点に鑑みてな
されたものであり、データ伝送の信頼性を向上させるこ
とができるインタフェース装置を提供することを目的と
する。
されたものであり、データ伝送の信頼性を向上させるこ
とができるインタフェース装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明に係るインタフェ
ース装置は、１つ又は複数の情報処理装置に複数設けら
れ、情報処理装置と当該インタフェース装置とを接続す
るための内部バスとは別個に設けられた外部バスによっ
て各々が接続されるインタフェース装置であって、外部
バスを介して受信したデータを外部バスに折り返し送信
する返送手段と、外部バスを介してデータを送信する送
信手段と、送信手段が送信したデータを所定時間遅延さ
せる遅延手段と、遅延手段により遅延されたデータと送
信したデータに対して他のインタフェース装置の返送手
段により折り返し送信されたデータとを比較し、送信し
たデータと折り返し送信されたデータが一致しているか
否かを検出する一致検出手段とを備えている。
ース装置は、１つ又は複数の情報処理装置に複数設けら
れ、情報処理装置と当該インタフェース装置とを接続す
るための内部バスとは別個に設けられた外部バスによっ
て各々が接続されるインタフェース装置であって、外部
バスを介して受信したデータを外部バスに折り返し送信
する返送手段と、外部バスを介してデータを送信する送
信手段と、送信手段が送信したデータを所定時間遅延さ
せる遅延手段と、遅延手段により遅延されたデータと送
信したデータに対して他のインタフェース装置の返送手
段により折り返し送信されたデータとを比較し、送信し
たデータと折り返し送信されたデータが一致しているか
否かを検出する一致検出手段とを備えている。
【００１０】さらに、一致検出手段により送信したデー
タと折り返し送信されたデータが一致していないことが
検出されたときに、データの伝送に誤りが生じたことを
示す識別情報を外部バスを介して送信する識別情報送信
手段を備える構成としてもよい。
タと折り返し送信されたデータが一致していないことが
検出されたときに、データの伝送に誤りが生じたことを
示す識別情報を外部バスを介して送信する識別情報送信
手段を備える構成としてもよい。
【００１１】また、外部バスが複数のチャネルを有し、
識別情報送信手段が、送信手段がデータを送信するチャ
ネル以外のチャネルを用いて識別情報を送信する構成と
してもよい。
識別情報送信手段が、送信手段がデータを送信するチャ
ネル以外のチャネルを用いて識別情報を送信する構成と
してもよい。
【００１２】また、識別情報を受信していないときに受
信したデータを有効とし、識別情報を受信しているとき
に受信したデータを無効とする無効制御手段を備える構
成としてもよい。
信したデータを有効とし、識別情報を受信しているとき
に受信したデータを無効とする無効制御手段を備える構
成としてもよい。
【００１３】また、本発明に係る他のインタフェース装
置は、１つ又は複数の情報処理装置に複数設けられ、情
報処理装置と当該インタフェース装置とを接続するため
の内部バスとは別個に設けられ、複数のチャネルを有す
る外部バスによって各々が接続されるインタフェース装
置であって、同一のデータを外部バスの複数のチャネル
を介して送信する多重送信手段と、他のインタフェース
装置から外部バスの複数のチャネルを介して送信された
データを受信する受信手段と、受信手段により受信した
各チャネルのデータが全て一致しているか否かを検出す
る一致検出手段とを備えている。
置は、１つ又は複数の情報処理装置に複数設けられ、情
報処理装置と当該インタフェース装置とを接続するため
の内部バスとは別個に設けられ、複数のチャネルを有す
る外部バスによって各々が接続されるインタフェース装
置であって、同一のデータを外部バスの複数のチャネル
を介して送信する多重送信手段と、他のインタフェース
装置から外部バスの複数のチャネルを介して送信された
データを受信する受信手段と、受信手段により受信した
各チャネルのデータが全て一致しているか否かを検出す
る一致検出手段とを備えている。
【００１４】さらに、一致検出手段により全てのチャネ
ルのデータが全て一致していることが検出された場合に
は受信したデータを有効とし、全てのチャネルのデータ
が一致していないことが検出された場合には受信したデ
ータを無効とする無効制御手段を備える構成としてもよ
い。
ルのデータが全て一致していることが検出された場合に
は受信したデータを有効とし、全てのチャネルのデータ
が一致していないことが検出された場合には受信したデ
ータを無効とする無効制御手段を備える構成としてもよ
い。
【００１５】
【発明の実施の形態】図１は本発明の第１の実施形態に
係る情報処理装置の要部の構成を示すブロック図であ
る。
係る情報処理装置の要部の構成を示すブロック図であ
る。
【００１６】この情報処理装置は、同図中に示すように
ＣＰＵ（Central Processing Unit：中央演算装置）１
と、このＣＰＵ１に接続された内部バス２と、インタフ
ェース３、４と、これらのインタフェース３、４間を接
続するＭＶＩＰ（Multi-Vender Integration Protocol
：マルチベンダ統合プロトコル）バス５とを備えてい
る。
ＣＰＵ（Central Processing Unit：中央演算装置）１
と、このＣＰＵ１に接続された内部バス２と、インタフ
ェース３、４と、これらのインタフェース３、４間を接
続するＭＶＩＰ（Multi-Vender Integration Protocol
：マルチベンダ統合プロトコル）バス５とを備えてい
る。
【００１７】インタフェース３は、例えば複数の電話機
を接続するための電話呼インタフェースを備えており、
インタフェース４は、例えば通信回線に接続するための
回線インタフェースと交換機能を備えている。このよう
な構成の情報処理装置は、例えば図３に示すように、イ
ンタフェース３に電話機を接続し、インタフェース４に
通信回線を接続することにより、各電話機をＭＶＩＰバ
ス５、インタフェース４の交換機能、回線インタフェー
スを介して通信回線に接続する交換器として使用し得る
ようになっている。
を接続するための電話呼インタフェースを備えており、
インタフェース４は、例えば通信回線に接続するための
回線インタフェースと交換機能を備えている。このよう
な構成の情報処理装置は、例えば図３に示すように、イ
ンタフェース３に電話機を接続し、インタフェース４に
通信回線を接続することにより、各電話機をＭＶＩＰバ
ス５、インタフェース４の交換機能、回線インタフェー
スを介して通信回線に接続する交換器として使用し得る
ようになっている。
【００１８】また、ＭＶＩＰバス５としては、図１に示
すようにＭＶＩＰバス５に接続されているインタフェー
ス３、４が全て１つの情報処理装置内に設けられている
場合には、例えば１本乃至複数本の４０ピンのケーブル
を用い、インタフェース３、４が複数の情報処理装置に
分散されて設けられているときは、ツイストペアケーブ
ル、光ファイバ、同軸ケーブル等が用いられる。これら
のＭＶＩＰバスでは６４ｋＢＰＳの双方向のデータスト
リームを複数本伝送し得るようになっている。
すようにＭＶＩＰバス５に接続されているインタフェー
ス３、４が全て１つの情報処理装置内に設けられている
場合には、例えば１本乃至複数本の４０ピンのケーブル
を用い、インタフェース３、４が複数の情報処理装置に
分散されて設けられているときは、ツイストペアケーブ
ル、光ファイバ、同軸ケーブル等が用いられる。これら
のＭＶＩＰバスでは６４ｋＢＰＳの双方向のデータスト
リームを複数本伝送し得るようになっている。
【００１９】例えば４０ピンのケーブルを用いたもので
は、図４に伝送フォーマットを示すように、８つの双方
向データストリームを伝送し得るようになっており、各
々のデータストリームは、フレームの列から構成されて
いる。このフレームは、図５に示すように、各々８ビッ
トの３２のチャネルから構成されている。各々のチャネ
ルを１つのタイムスロットとすると、各々のデータスト
リームが双方向であることから、このＭＶＩＰバス５
は、８×２×３２＝５１２個のタイムスロットを有する
ことになる。各インタフェース３、４間の制御情報等の
データは、これらのタイムスロットのデータとして伝送
されるようになっている。
は、図４に伝送フォーマットを示すように、８つの双方
向データストリームを伝送し得るようになっており、各
々のデータストリームは、フレームの列から構成されて
いる。このフレームは、図５に示すように、各々８ビッ
トの３２のチャネルから構成されている。各々のチャネ
ルを１つのタイムスロットとすると、各々のデータスト
リームが双方向であることから、このＭＶＩＰバス５
は、８×２×３２＝５１２個のタイムスロットを有する
ことになる。各インタフェース３、４間の制御情報等の
データは、これらのタイムスロットのデータとして伝送
されるようになっている。
【００２０】上述の図１に示す各インタフェース３、４
は、各々ＭＶＩＰバス５に対するデータの送受信を制御
するためのＭＶＩＰ制御部６ａ、６ｂと、ＣＰＵ１から
の指示に応じて信号線の選択等を行うスイッチ（ＳＷ）
回路７ａ、７ｂと、ＭＶＩＰバス５の１クロック分だけ
送出したデータを遅延させる遅延回路（ＤＬＹ）８ａ、
８ｂと、それぞれスイッチ回路７ａ、７ｂの出力と遅延
回路８ａ、８ｂの出力を比較する比較（コンペア）回路
９ａ、９ｂとを備えている。
は、各々ＭＶＩＰバス５に対するデータの送受信を制御
するためのＭＶＩＰ制御部６ａ、６ｂと、ＣＰＵ１から
の指示に応じて信号線の選択等を行うスイッチ（ＳＷ）
回路７ａ、７ｂと、ＭＶＩＰバス５の１クロック分だけ
送出したデータを遅延させる遅延回路（ＤＬＹ）８ａ、
８ｂと、それぞれスイッチ回路７ａ、７ｂの出力と遅延
回路８ａ、８ｂの出力を比較する比較（コンペア）回路
９ａ、９ｂとを備えている。
【００２１】ＭＶＩＰ制御部６ａ、６ｂは、上述の図４
及び図５に示すようなＭＶＩＰバス５のチャネル構成の
中から、任意のチャネルを１チャネル乃至複数チャネル
選択することができるようになっている。また、１０〜
２１は信号線である。
及び図５に示すようなＭＶＩＰバス５のチャネル構成の
中から、任意のチャネルを１チャネル乃至複数チャネル
選択することができるようになっている。また、１０〜
２１は信号線である。
【００２２】以下、上述のように構成された情報処理装
置において、例えばインタフェース３からインタフェー
ス４にデータを転送する場合について説明する。
置において、例えばインタフェース３からインタフェー
ス４にデータを転送する場合について説明する。
【００２３】まず、転送に先立ってＣＰＵ１は、データ
の転送に使用するチャネル等のＭＶＩＰ制御部６ａ、６
ｂの設定及びＳＷ回路７ａ、７ｂの切り換え等の各イン
タフェース３、４の設定を行う。この場合では、データ
の転送に使用されるチャネルとしてチャネルｎ（任意の
１チャネル乃至複数チャネル）が選択され、インタフェ
ース３のＳＷ回路７ａは信号線１０と信号線１１を接続
した状態、すなわち内部の処理回路からの送信データが
ＭＶＩＰ制御部６ａに供給される状態とされ、インタフ
ェース４のＳＷ回路７ｂは信号線１６と信号線１７を接
続した状態、すなわちＭＶＩＰ制御部６ｂが受信したデ
ータがＭＶＩＰ制御部６ｂに送信データとして供給され
る状態とされる。
の転送に使用するチャネル等のＭＶＩＰ制御部６ａ、６
ｂの設定及びＳＷ回路７ａ、７ｂの切り換え等の各イン
タフェース３、４の設定を行う。この場合では、データ
の転送に使用されるチャネルとしてチャネルｎ（任意の
１チャネル乃至複数チャネル）が選択され、インタフェ
ース３のＳＷ回路７ａは信号線１０と信号線１１を接続
した状態、すなわち内部の処理回路からの送信データが
ＭＶＩＰ制御部６ａに供給される状態とされ、インタフ
ェース４のＳＷ回路７ｂは信号線１６と信号線１７を接
続した状態、すなわちＭＶＩＰ制御部６ｂが受信したデ
ータがＭＶＩＰ制御部６ｂに送信データとして供給され
る状態とされる。
【００２４】設定が完了すると、インタフェース３の内
部の処理回路から信号線１０、ＳＷ回路７ａ、信号線１
１を開始してＭＶＩＰ制御部６ａに転送するデータが供
給される。ＭＶＩＰ制御部６ａは、図６（Ａ）に示すク
ロックＴ１に同期させて同図（Ｂ）に示すタイミングで
ＭＶＩＰバス５のチャネルｎにデータを送出する。
部の処理回路から信号線１０、ＳＷ回路７ａ、信号線１
１を開始してＭＶＩＰ制御部６ａに転送するデータが供
給される。ＭＶＩＰ制御部６ａは、図６（Ａ）に示すク
ロックＴ１に同期させて同図（Ｂ）に示すタイミングで
ＭＶＩＰバス５のチャネルｎにデータを送出する。
【００２５】ＭＶＩＰバス５に送出されたデータは、Ｍ
ＶＩＰ制御部６ｂ、信号線１７、１８を介して本来のデ
ータの転送先であるインタフェース４の内部の処理回路
に供給されると共に、信号線１７、ＳＷ回路７ｂ、信号
線１６を介してＭＶＩＰ制御部６ｂに送信データとして
供給される。送信データが供給されると、ＭＶＩＰ制御
部６ｂは、図６（Ｃ）に示すように、データを受信した
クロックＴ１の次のクロックＴ２に同期させて送信デー
タをＭＶＩＰバス５に送出する。このようにして送信デ
ータが折り返し送信されると、折り返し送信されたデー
タはインタフェース３内のＭＶＩＰ制御部６ａ、信号線
１２を介して比較回路９ａに供給される。
ＶＩＰ制御部６ｂ、信号線１７、１８を介して本来のデ
ータの転送先であるインタフェース４の内部の処理回路
に供給されると共に、信号線１７、ＳＷ回路７ｂ、信号
線１６を介してＭＶＩＰ制御部６ｂに送信データとして
供給される。送信データが供給されると、ＭＶＩＰ制御
部６ｂは、図６（Ｃ）に示すように、データを受信した
クロックＴ１の次のクロックＴ２に同期させて送信デー
タをＭＶＩＰバス５に送出する。このようにして送信デ
ータが折り返し送信されると、折り返し送信されたデー
タはインタフェース３内のＭＶＩＰ制御部６ａ、信号線
１２を介して比較回路９ａに供給される。
【００２６】一方、ＭＶＩＰ制御部６ａが送出したデー
タすなわち内部の処理回路がＭＶＩＰ制御部６ａに供給
したデータは、信号線１０から遅延回路８ａにも供給さ
れており、遅延回路８ａによりＭＶＩＰバス５の１クロ
ック分遅延されて比較回路９ａに供給される。この送出
データが信号線１２を介してＭＶＩＰ制御部６ａを介し
て供給されたデータすなわちインタフェース４で折り返
し送信されたデータと比較される。
タすなわち内部の処理回路がＭＶＩＰ制御部６ａに供給
したデータは、信号線１０から遅延回路８ａにも供給さ
れており、遅延回路８ａによりＭＶＩＰバス５の１クロ
ック分遅延されて比較回路９ａに供給される。この送出
データが信号線１２を介してＭＶＩＰ制御部６ａを介し
て供給されたデータすなわちインタフェース４で折り返
し送信されたデータと比較される。
【００２７】ここで、ＭＶＩＰバス５に対するデータの
送受信等の動作は全て同一のクロック（ＣＬＫ）で動作
しているためインタフェース４において信号線１７から
１６に折り返し送信されたデータは、上述の図６（Ｃ）
に示すように、ＭＶＩＰ制御部６ｂにより次のクロック
でＭＶＩＰバス５に送出される。従って、上述のように
送出したデータを１クロック分遅延させることにより、
比較回路９ａに供給される送出したデータと折り返し送
信されたデータのタイミングを一致させることができ
る。実際には、ＭＶＩＰ制御部６ａにデータが供給され
てからデータが送出されるまでには若干の時間差がある
ため、この時間差をも考慮して遅延回路８ａの遅延時間
を設定することにより、送出したデータと折り返し送信
されたデータが比較回路９ａに供給されるタイミングを
さらに正確に一致させることができる。
送受信等の動作は全て同一のクロック（ＣＬＫ）で動作
しているためインタフェース４において信号線１７から
１６に折り返し送信されたデータは、上述の図６（Ｃ）
に示すように、ＭＶＩＰ制御部６ｂにより次のクロック
でＭＶＩＰバス５に送出される。従って、上述のように
送出したデータを１クロック分遅延させることにより、
比較回路９ａに供給される送出したデータと折り返し送
信されたデータのタイミングを一致させることができ
る。実際には、ＭＶＩＰ制御部６ａにデータが供給され
てからデータが送出されるまでには若干の時間差がある
ため、この時間差をも考慮して遅延回路８ａの遅延時間
を設定することにより、送出したデータと折り返し送信
されたデータが比較回路９ａに供給されるタイミングを
さらに正確に一致させることができる。
【００２８】また、上述のように２つの入力信号（送出
データと折り返し送信されたデータ）のタイミングが一
致するようになっているため、比較回路９ａは２つの入
力信号を単純に比較することができればよく、例えば周
知の排他的論理和（イクスクルーシブＯＲ：Ｅ−ＯＲ）
ゲート等で構成することができる。
データと折り返し送信されたデータ）のタイミングが一
致するようになっているため、比較回路９ａは２つの入
力信号を単純に比較することができればよく、例えば周
知の排他的論理和（イクスクルーシブＯＲ：Ｅ−ＯＲ）
ゲート等で構成することができる。
【００２９】比較回路９は、２つの入力信号を比較し、
２つの入力信号が等しい場合にはデータの転送が正確に
行われたとして比較結果を論理０とし、等しくない場合
にはデータの転送が正確に行われなかったとして比較結
果を論理１とし、比較結果をＣＰＵ１に通知する。ＣＰ
Ｕ１は、この比較結果に基づいて、同じデータを再度送
信するあるいはインタフェース４の内部の処理を中止す
る等の処理を行う。
２つの入力信号が等しい場合にはデータの転送が正確に
行われたとして比較結果を論理０とし、等しくない場合
にはデータの転送が正確に行われなかったとして比較結
果を論理１とし、比較結果をＣＰＵ１に通知する。ＣＰ
Ｕ１は、この比較結果に基づいて、同じデータを再度送
信するあるいはインタフェース４の内部の処理を中止す
る等の処理を行う。
【００３０】以上説明したように第１の実施形態に係る
情報処理装置では、送信側のインタフェースからＭＶＩ
Ｐバス送出されたデータが、受信側のインタフェース内
で折り返し送信されてＭＶＩＰバスに送出されるため、
送出したデータと折り返し送信されたデータとを比較し
て転送が誤り無く行われたかどうかを判断することが可
能となるため、誤転送等に対応してデータの再送信等を
行うことができ、信頼性の高い処理が可能となる。
情報処理装置では、送信側のインタフェースからＭＶＩ
Ｐバス送出されたデータが、受信側のインタフェース内
で折り返し送信されてＭＶＩＰバスに送出されるため、
送出したデータと折り返し送信されたデータとを比較し
て転送が誤り無く行われたかどうかを判断することが可
能となるため、誤転送等に対応してデータの再送信等を
行うことができ、信頼性の高い処理が可能となる。
【００３１】また、上述のようにデータの転送に誤りが
あった際の処理をＣＰＵが選択する構成としたため、音
声データあるいは画像データ等の転送のように１ｂｉｔ
や２ｂｉｔ程度の誤りが品質に大きく影響しない場合に
は、誤りが生じたままデータを処理し、ファイル等の転
送のように誤りが許されない場合には再度の転送を行う
といった柔軟な対応を行うことも可能となる。
あった際の処理をＣＰＵが選択する構成としたため、音
声データあるいは画像データ等の転送のように１ｂｉｔ
や２ｂｉｔ程度の誤りが品質に大きく影響しない場合に
は、誤りが生じたままデータを処理し、ファイル等の転
送のように誤りが許されない場合には再度の転送を行う
といった柔軟な対応を行うことも可能となる。
【００３２】図７は、本発明の第２の実施形態に係る情
報処理装置の構成を示す図である。この情報処理装置
は、同図中に示すように、上述の図１中のインタフェー
ス３、４の代わりにインタフェース３０、４０を備えて
いる。なお、この図７中では、上述の図１中と同様な構
成要素には図１中と同じ符号を付している。
報処理装置の構成を示す図である。この情報処理装置
は、同図中に示すように、上述の図１中のインタフェー
ス３、４の代わりにインタフェース３０、４０を備えて
いる。なお、この図７中では、上述の図１中と同様な構
成要素には図１中と同じ符号を付している。
【００３３】インタフェース３０、４０は、図１中のイ
ンタフェース３、４の構成に加えてマスク回路３１ａ、
３１ｂと、パターン発生回路３２ａ、３２ｂとを備えて
いる。また、ＭＶＩＰ制御部６ａ、６ｂは上述のチャネ
ルｎに加えてチャネルｍ（任意の１チャネル乃至複数チ
ャネル）に対する入出力を行い、パターン発生回路３２
ａ、３２ｂからの出力をチャネルｍに送出すると共に、
チャネルｍからの受信データを内部処理回路に供給する
ようになっている。
ンタフェース３、４の構成に加えてマスク回路３１ａ、
３１ｂと、パターン発生回路３２ａ、３２ｂとを備えて
いる。また、ＭＶＩＰ制御部６ａ、６ｂは上述のチャネ
ルｎに加えてチャネルｍ（任意の１チャネル乃至複数チ
ャネル）に対する入出力を行い、パターン発生回路３２
ａ、３２ｂからの出力をチャネルｍに送出すると共に、
チャネルｍからの受信データを内部処理回路に供給する
ようになっている。
【００３４】マスク回路３１ａ、３１ｂはＭＶＩＰ制御
部６ａ、６ｂからの信号線３４、３６が論理１であると
きは信号線１２、１７を介してＭＶＩＰ制御回路６ａ、
６ｂから供給されるデータすなわちＭＶＩＰバス５から
受信したデータを内部処理回路に供給し、信号線３４、
３６が論理０であるときは信号線１２、１７からのデー
タを内部処理回路に供給しないようになっている。これ
らのマスク回路３１ａ、３１ｂは例えばＡＮＤゲート等
から構成されている。
部６ａ、６ｂからの信号線３４、３６が論理１であると
きは信号線１２、１７を介してＭＶＩＰ制御回路６ａ、
６ｂから供給されるデータすなわちＭＶＩＰバス５から
受信したデータを内部処理回路に供給し、信号線３４、
３６が論理０であるときは信号線１２、１７からのデー
タを内部処理回路に供給しないようになっている。これ
らのマスク回路３１ａ、３１ｂは例えばＡＮＤゲート等
から構成されている。
【００３５】また、パターン発生回路３２ａ、３２ｂ
は、信号線１４、１９が論理０のとき（比較回路９ａ、
９ｂの判定が等しいとき）は信号線３３、３５に論理１
を送出し、信号線１４、１９が論理１のとき（比較回路
９ａ、９ｂの判定が等しくないとき）は信号線３３、３
５に論理０を送出する。
は、信号線１４、１９が論理０のとき（比較回路９ａ、
９ｂの判定が等しいとき）は信号線３３、３５に論理１
を送出し、信号線１４、１９が論理１のとき（比較回路
９ａ、９ｂの判定が等しくないとき）は信号線３３、３
５に論理０を送出する。
【００３６】上述のように構成された情報処理装置は、
第１の実施形態に係る情報処理装置と同様に、データの
転送を行う前に予め各種設定を行って、データの転送を
行う。このデータの転送を行う際には、受信側のインタ
フェース（図７中ではインタフェース４０）が受信した
データを折り返し送信するようになっている。また、送
信側のインタフェース（図７中ではインタフェース３
０）の比較回路９ａは、送信したデータと折り返し送信
されたデータとを比較し、これらのデータが一致してい
ない場合には比較出力を論理１とするようになってい
る。この比較出力はパターン発生回路３２ａにも供給さ
れており、パターン発生回路３２ａの入力も論理０から
論理１に変化し、パターン発生回路３２ａの出力は論理
１から論理０に変化する。
第１の実施形態に係る情報処理装置と同様に、データの
転送を行う前に予め各種設定を行って、データの転送を
行う。このデータの転送を行う際には、受信側のインタ
フェース（図７中ではインタフェース４０）が受信した
データを折り返し送信するようになっている。また、送
信側のインタフェース（図７中ではインタフェース３
０）の比較回路９ａは、送信したデータと折り返し送信
されたデータとを比較し、これらのデータが一致してい
ない場合には比較出力を論理１とするようになってい
る。この比較出力はパターン発生回路３２ａにも供給さ
れており、パターン発生回路３２ａの入力も論理０から
論理１に変化し、パターン発生回路３２ａの出力は論理
１から論理０に変化する。
【００３７】ＭＶＩＰ制御回路６ａは、ＭＶＩＰバス５
に対する送信データのチャネルｍに相当する部分のデー
タをオール１からオール０に変化させて送信する。この
ようなチャネルｍのデータを受信すると、インタフェー
ス４０のＭＶＩＰ制御部６ｂは、信号線３６を論理０と
する。信号線３６が論理０となるとチャネルｎの受信デ
ータはマスク回路３１ｂでマスクされと共に内部処理回
路に割り込み処理が要求される。このように割り込みが
要求されると、図示されていない内部処理回路のコント
ローラ、ＤＳＰ（デジタルシグナルプロセッサ）等はこ
の割り込み要求により、すぐに誤りデータに対応した処
理を行う。あるいは、内部処理回路が例えば受信データ
に基づいて動作する簡単なハードロジックであれば信号
線３６を使用しなくてもよく、また、信号線３６を内部
処理回路の強制的なリセット信号等として使用してもよ
い。
に対する送信データのチャネルｍに相当する部分のデー
タをオール１からオール０に変化させて送信する。この
ようなチャネルｍのデータを受信すると、インタフェー
ス４０のＭＶＩＰ制御部６ｂは、信号線３６を論理０と
する。信号線３６が論理０となるとチャネルｎの受信デ
ータはマスク回路３１ｂでマスクされと共に内部処理回
路に割り込み処理が要求される。このように割り込みが
要求されると、図示されていない内部処理回路のコント
ローラ、ＤＳＰ（デジタルシグナルプロセッサ）等はこ
の割り込み要求により、すぐに誤りデータに対応した処
理を行う。あるいは、内部処理回路が例えば受信データ
に基づいて動作する簡単なハードロジックであれば信号
線３６を使用しなくてもよく、また、信号線３６を内部
処理回路の強制的なリセット信号等として使用してもよ
い。
【００３８】以上説明したように第２の実施形態に係る
情報処理装置では、ＣＰＵ１を介在せずにマスク回路３
１ａ、３１ｂによって誤りデータをマスクしたり、無効
なデータを受信したことを内部処理回路に直接通知でき
るため、早急なエラー処理等の処理を行うことが可能で
ある。特にインタフェース内にマイクロプロセッサ、Ｄ
ＳＰ等を備え、これらのマイクロプロセッサ、ＤＳＰ等
によってインターフェース内でエラー処理等の処理を自
律的に行う場合には、上述のＣＰＵによる制御を必要と
しないため、ＣＰＵの処理負荷を増加させることがな
く、効果が大きい。
情報処理装置では、ＣＰＵ１を介在せずにマスク回路３
１ａ、３１ｂによって誤りデータをマスクしたり、無効
なデータを受信したことを内部処理回路に直接通知でき
るため、早急なエラー処理等の処理を行うことが可能で
ある。特にインタフェース内にマイクロプロセッサ、Ｄ
ＳＰ等を備え、これらのマイクロプロセッサ、ＤＳＰ等
によってインターフェース内でエラー処理等の処理を自
律的に行う場合には、上述のＣＰＵによる制御を必要と
しないため、ＣＰＵの処理負荷を増加させることがな
く、効果が大きい。
【００３９】また、上述の情報処理装置では、データの
伝送に誤りが生じたか否かを示す識別情報（上述のチャ
ネルｍに送信するオール０）をデータを伝送するチャネ
ルｎ以外のチャネルｍを用いて伝送するようになってい
るため、識別情報の伝送がデータの伝送に影響を及ぼす
ことがない。
伝送に誤りが生じたか否かを示す識別情報（上述のチャ
ネルｍに送信するオール０）をデータを伝送するチャネ
ルｎ以外のチャネルｍを用いて伝送するようになってい
るため、識別情報の伝送がデータの伝送に影響を及ぼす
ことがない。
【００４０】さらに、インタフェースが２枚以上実装さ
れている場合、３枚目、４枚目のインタフェースが上述
のｍチャネルを受信するように設定することにより、こ
れらのインタフェースがｍチャネルの状態によってＭＶ
ＩＰバスの状態を検出することができるようになり、バ
スの状態が悪いときにデータの転送を控える等といった
処理を行うことも可能である。
れている場合、３枚目、４枚目のインタフェースが上述
のｍチャネルを受信するように設定することにより、こ
れらのインタフェースがｍチャネルの状態によってＭＶ
ＩＰバスの状態を検出することができるようになり、バ
スの状態が悪いときにデータの転送を控える等といった
処理を行うことも可能である。
【００４１】図８は、本発明の第３の実施形態に係る情
報処理装置の構成を示す図である。この情報処理装置
は、同図中に示すように、上述の図１中のインタフェー
ス３、４の代わりにインタフェース５０、６０を備えて
いる。これらのインタフェース５０、６０は、上述の図
１中のＳＷ回路７ａ、７ｂ、遅延回路８ａ、８ｂ、比較
回路９ａ、９ｂの代わりに、判定回路５１ａ、５１ｂを
備えている。また、この情報処理装置では、ＭＶＩＰ制
御部６ａ、６ｂは上述のチャネルｎ以外にチャネルｍ、
チャネルｌ（任意の１チャネル乃至複数チャネル）に対
してもデータの送受信を行うことができるようになって
いる。
報処理装置の構成を示す図である。この情報処理装置
は、同図中に示すように、上述の図１中のインタフェー
ス３、４の代わりにインタフェース５０、６０を備えて
いる。これらのインタフェース５０、６０は、上述の図
１中のＳＷ回路７ａ、７ｂ、遅延回路８ａ、８ｂ、比較
回路９ａ、９ｂの代わりに、判定回路５１ａ、５１ｂを
備えている。また、この情報処理装置では、ＭＶＩＰ制
御部６ａ、６ｂは上述のチャネルｎ以外にチャネルｍ、
チャネルｌ（任意の１チャネル乃至複数チャネル）に対
してもデータの送受信を行うことができるようになって
いる。
【００４２】また、５２、６１は内部処理回路からＭＶ
ＩＰ制御部６ａに送信データを供給するための信号線、
５３〜５５、６２〜６４はＭＶＩＰバス５を介して供給
されたデータを判定回路５１ａ、５１ｂに供給するため
の信号線、５６、６５は受信データを内部処理回路に供
給するための信号線、５７、６６はＣＰＵ１に割り込み
を要求するための信号線、５８、６７はＣＰＵ１からの
指示を判定回路５１ａ、５１ｂに供給するための信号線
である。
ＩＰ制御部６ａに送信データを供給するための信号線、
５３〜５５、６２〜６４はＭＶＩＰバス５を介して供給
されたデータを判定回路５１ａ、５１ｂに供給するため
の信号線、５６、６５は受信データを内部処理回路に供
給するための信号線、５７、６６はＣＰＵ１に割り込み
を要求するための信号線、５８、６７はＣＰＵ１からの
指示を判定回路５１ａ、５１ｂに供給するための信号線
である。
【００４３】判定回路５１ａ（５１ｂ）は、図９に示す
ように、信号線５３〜５５を介してＭＶＩＰ制御部６ａ
（６ｂ）からチャネルｎ、ｍ、ｌのデータが供給される
３入力ＡＮＤ回路７０及び入力反転付き３入力ＡＮＤ回
路７１と、これらの回路７０、７１の出力が供給される
反転２入力排他的論理和（イクスクルーシブＮＯＲ：Ｅ
−ＮＯＲ）回路７２と、信号線５８を介して供給される
切替指示信号５８により信号線５３又は信号線７６から
のデータの内、どちらかを選択して信号線５６に供給す
るセレクタ回路７３とを備えている。
ように、信号線５３〜５５を介してＭＶＩＰ制御部６ａ
（６ｂ）からチャネルｎ、ｍ、ｌのデータが供給される
３入力ＡＮＤ回路７０及び入力反転付き３入力ＡＮＤ回
路７１と、これらの回路７０、７１の出力が供給される
反転２入力排他的論理和（イクスクルーシブＮＯＲ：Ｅ
−ＮＯＲ）回路７２と、信号線５８を介して供給される
切替指示信号５８により信号線５３又は信号線７６から
のデータの内、どちらかを選択して信号線５６に供給す
るセレクタ回路７３とを備えている。
【００４４】３入力ＡＮＤ回路７０は、信号線５３〜５
５からのデータが全て論理１であるときに信号線７４に
論理１を出力し、他の状態のときは論理０を出力する。
入力反転付き３入力ＡＮＤ回路７１は、信号線５３〜５
５が全て論理０であるときに信号線７５に論理１を出力
し、他の状態のときは論理０を出力する。Ｅ−ＮＯＲ回
路７２は、信号線７４、７５が全て論理１または０であ
る場合に信号線５７に論理１を出力し、他の状態のとき
は論理０を出力する。
５からのデータが全て論理１であるときに信号線７４に
論理１を出力し、他の状態のときは論理０を出力する。
入力反転付き３入力ＡＮＤ回路７１は、信号線５３〜５
５が全て論理０であるときに信号線７５に論理１を出力
し、他の状態のときは論理０を出力する。Ｅ−ＮＯＲ回
路７２は、信号線７４、７５が全て論理１または０であ
る場合に信号線５７に論理１を出力し、他の状態のとき
は論理０を出力する。
【００４５】上述のように構成された情報処理装置は、
第１の実施形態に係る情報処理装置と同様に、データの
転送を行う前に予め各種設定を行って、データの転送を
行う。
第１の実施形態に係る情報処理装置と同様に、データの
転送を行う前に予め各種設定を行って、データの転送を
行う。
【００４６】しかしながら、この情報処理装置では、第
１の実施形態とは異なり、送信側のＭＶＩＰ制御部（例
えばＭＶＩＰ制御部６ａ）はデータを送出する際に、同
一のデータを同時にチャネルｍ〜ｌの３チャネルに送出
する。
１の実施形態とは異なり、送信側のＭＶＩＰ制御部（例
えばＭＶＩＰ制御部６ａ）はデータを送出する際に、同
一のデータを同時にチャネルｍ〜ｌの３チャネルに送出
する。
【００４７】標準のＭＶＩＰバスは上述の図４に示した
ような３２チャネルを含んだストリームを一方向当たり
８本持っているが、上述の同一のデータを同一ストリー
ム内の３つのチャネルに送出すると各チャネル間の時間
差が発生する。このため、各々異なる３つのストリーム
上の同時に送信されるチャネルすなわち同一のチャネル
に同一のデータを送出する。これにより、送出されたデ
ータはインタフェース６０のＭＶＩＰ制御部６ｂに同時
に供給され、ＭＶＩＰ制御部６ｂは、受信した各チャネ
ルｎ〜ｌのデータを信号線６２、６３、６４を介して判
定回路５１ｂに同時に供給する。
ような３２チャネルを含んだストリームを一方向当たり
８本持っているが、上述の同一のデータを同一ストリー
ム内の３つのチャネルに送出すると各チャネル間の時間
差が発生する。このため、各々異なる３つのストリーム
上の同時に送信されるチャネルすなわち同一のチャネル
に同一のデータを送出する。これにより、送出されたデ
ータはインタフェース６０のＭＶＩＰ制御部６ｂに同時
に供給され、ＭＶＩＰ制御部６ｂは、受信した各チャネ
ルｎ〜ｌのデータを信号線６２、６３、６４を介して判
定回路５１ｂに同時に供給する。
【００４８】上述の図９に示す判定回路５１ｂ内のＥ−
ＮＯＲ回路７２は各チャネルｎ〜ｌからのデータが全て
同じであれば信号線６６に論理０を出力し、各チャネル
のデータのいずれかが他と異なるときには信号線６６に
論理１を出力する。
ＮＯＲ回路７２は各チャネルｎ〜ｌからのデータが全て
同じであれば信号線６６に論理０を出力し、各チャネル
のデータのいずれかが他と異なるときには信号線６６に
論理１を出力する。
【００４９】信号線６６の値が論理１となると、図８中
に示すＣＰＵ１は切替指示信号６７により判定回路５１
ｂ内のセレクタ回路７３を切り替え、受信データ信号線
６５に障害パターンを出力する。障害パターンはオール
‘０’あるいは‘０１０１’等の容易に障害の発生を判
定することができるパターンで有ればどのようなパター
ンでもよい。
に示すＣＰＵ１は切替指示信号６７により判定回路５１
ｂ内のセレクタ回路７３を切り替え、受信データ信号線
６５に障害パターンを出力する。障害パターンはオール
‘０’あるいは‘０１０１’等の容易に障害の発生を判
定することができるパターンで有ればどのようなパター
ンでもよい。
【００５０】以上説明した様に第３の実施形態に係る情
報処理装置では、データの送信側のインタフェースが同
一のデータを複数のチャネルで送信し、受信側のインタ
フェースがこれらのデータの一致を検出することによ
り、転送時の誤りをより確実に検出することができる。
さらに、この場合では受信側のインタフェースだけで転
送時の誤り対応できるためリアルタイム性を要求される
処理にも対応が可能である。
報処理装置では、データの送信側のインタフェースが同
一のデータを複数のチャネルで送信し、受信側のインタ
フェースがこれらのデータの一致を検出することによ
り、転送時の誤りをより確実に検出することができる。
さらに、この場合では受信側のインタフェースだけで転
送時の誤り対応できるためリアルタイム性を要求される
処理にも対応が可能である。
【００５１】なお、ＣＰＵ１が障害パターンを検出して
セレクタ回路７３の切り換え等を行う代わりに内部処理
回路のコントローラ、ＤＳＰ等がこのようなパターンを
検出する構成としてもよい。このような構成とすること
により、ＣＰＵ１を介さずに、これらのコントローラ、
ＤＳＰ等がすぐにデータ転送の誤り等に対する処理を行
うことができ、さらに、ＣＰＵ１の処理負荷を低減させ
ることができる。
セレクタ回路７３の切り換え等を行う代わりに内部処理
回路のコントローラ、ＤＳＰ等がこのようなパターンを
検出する構成としてもよい。このような構成とすること
により、ＣＰＵ１を介さずに、これらのコントローラ、
ＤＳＰ等がすぐにデータ転送の誤り等に対する処理を行
うことができ、さらに、ＣＰＵ１の処理負荷を低減させ
ることができる。
【００５２】また、判定結果（Ｅ−ＮＯＲ７２の出力）
をＣＰＵ１を介さずに内部処理回路に直接供給する構成
としてもよく、あるいはこの判定結果を切替指示信号６
７の代わりにセレクタ回路７３に供給し、判定結果に基
づいてセレクタ７３の切り換え動作を制御する構成とし
てもよい。
をＣＰＵ１を介さずに内部処理回路に直接供給する構成
としてもよく、あるいはこの判定結果を切替指示信号６
７の代わりにセレクタ回路７３に供給し、判定結果に基
づいてセレクタ７３の切り換え動作を制御する構成とし
てもよい。
【００５３】上述の実施形態では、ＭＶＩＰバスに本発
明を適用した場合について説明したが、本発明の適用対
象はＭＶＩＰバスに限定されず、同様なアーキテクチャ
のバスであれば、例えば業界標準であるシグナルコンピ
ューティングシステムアーキテクチャ（ＳＣＳＡ）、あ
るいは交換機内部に一般的に使用されている多重化バス
等にも本発明を適用することができる。その他、本発明
の技術的思想の範囲内で種々の変更が可能でる。
明を適用した場合について説明したが、本発明の適用対
象はＭＶＩＰバスに限定されず、同様なアーキテクチャ
のバスであれば、例えば業界標準であるシグナルコンピ
ューティングシステムアーキテクチャ（ＳＣＳＡ）、あ
るいは交換機内部に一般的に使用されている多重化バス
等にも本発明を適用することができる。その他、本発明
の技術的思想の範囲内で種々の変更が可能でる。
【００５４】
【発明の効果】本発明に係るインタフェース装置では、
送信側のインタフェース装置の送信手段が外部バスを介
してデータを送信し、この送信手段が送信したデータを
遅延手段が所定時間遅延させる。受信側のインタフェー
ス装置の返送手段が外部バスを介して受信したデータを
外部バスに折り返し送信し、送信側のインタフェース装
置の一致検出手段は遅延手段により遅延されたデータと
送信したデータに対して他のインタフェース装置の返送
手段により折り返し送信されたデータとを比較し、送信
したデータと折り返し送信されたデータが一致している
か否かを検出する。これにより、送信手段が送信したデ
ータが誤りなく伝送されたか否かを検出することができ
る。このような検出結果に基づいてデータの伝送を制御
することにより、データの伝送の信頼性を向上させるこ
とができる。
送信側のインタフェース装置の送信手段が外部バスを介
してデータを送信し、この送信手段が送信したデータを
遅延手段が所定時間遅延させる。受信側のインタフェー
ス装置の返送手段が外部バスを介して受信したデータを
外部バスに折り返し送信し、送信側のインタフェース装
置の一致検出手段は遅延手段により遅延されたデータと
送信したデータに対して他のインタフェース装置の返送
手段により折り返し送信されたデータとを比較し、送信
したデータと折り返し送信されたデータが一致している
か否かを検出する。これにより、送信手段が送信したデ
ータが誤りなく伝送されたか否かを検出することができ
る。このような検出結果に基づいてデータの伝送を制御
することにより、データの伝送の信頼性を向上させるこ
とができる。
【００５５】また、一致検出手段により送信したデータ
と折り返し送信されたデータが一致していないことが検
出されたときに、識別情報送信手段が、データの伝送に
誤りが生じたことを示す識別情報を外部バスを介して送
信することにより、受信側のインタフェース又は受信側
のインタフェースが設けられている情報処理装置は、識
別情報に基づいてデータの伝送に誤りが生じたことを容
易に判定することができる。
と折り返し送信されたデータが一致していないことが検
出されたときに、識別情報送信手段が、データの伝送に
誤りが生じたことを示す識別情報を外部バスを介して送
信することにより、受信側のインタフェース又は受信側
のインタフェースが設けられている情報処理装置は、識
別情報に基づいてデータの伝送に誤りが生じたことを容
易に判定することができる。
【００５６】また、外部バスが複数のチャネルを有し、
識別情報送信手段が、送信手段がデータを送信するチャ
ネル以外のチャネルを用いて識別情報を送信する構成と
すれば、識別情報の伝送によってデータの伝送に影響を
与えることを防止することができる。
識別情報送信手段が、送信手段がデータを送信するチャ
ネル以外のチャネルを用いて識別情報を送信する構成と
すれば、識別情報の伝送によってデータの伝送に影響を
与えることを防止することができる。
【００５７】また、識別情報を受信していないときに受
信したデータを有効とし、識別情報を受信しているとき
に受信したデータを無効とする無効制御手段を設けるこ
とにより、当該インタフェースが設けられている情報処
理装置が受信したデータの有効／無効を判定する必要が
なく、この情報処理装置の処理負荷を低減することがで
きる。
信したデータを有効とし、識別情報を受信しているとき
に受信したデータを無効とする無効制御手段を設けるこ
とにより、当該インタフェースが設けられている情報処
理装置が受信したデータの有効／無効を判定する必要が
なく、この情報処理装置の処理負荷を低減することがで
きる。
【００５８】また、本発明に係るインタフェース装置で
は、送信側のインタフェース装置の多重送信手段が、同
一のデータを外部バスの複数のチャネルを介して送信
し、受信側のインタフェース装置の受信手段が外部バス
の複数のチャネルを介して送信されたデータを受信し、
一致検出手段が、受信手段により受信した各チャネルの
データが全て一致しているか否かを検出する。これによ
り、受信側のインタフェースだけでデータの伝送に誤り
があったか否かを検出することができる。このため、送
信側のインタフェースの処理負荷を低減することができ
る。
は、送信側のインタフェース装置の多重送信手段が、同
一のデータを外部バスの複数のチャネルを介して送信
し、受信側のインタフェース装置の受信手段が外部バス
の複数のチャネルを介して送信されたデータを受信し、
一致検出手段が、受信手段により受信した各チャネルの
データが全て一致しているか否かを検出する。これによ
り、受信側のインタフェースだけでデータの伝送に誤り
があったか否かを検出することができる。このため、送
信側のインタフェースの処理負荷を低減することができ
る。
【００５９】また、受信側の無効制御手段が、一致検出
手段により全てのチャネルのデータが全て一致している
ことが検出された場合には受信したデータを有効とし、
全てのチャネルのデータが一致していないことが検出さ
れた場合には受信したデータを無効とすることにより、
受信側のインタフェースが設けられている情報処理装置
が受信したデータの有効／無効を判定する必要がなく、
この情報処理装置の処理負荷を低減させることができ
る。
手段により全てのチャネルのデータが全て一致している
ことが検出された場合には受信したデータを有効とし、
全てのチャネルのデータが一致していないことが検出さ
れた場合には受信したデータを無効とすることにより、
受信側のインタフェースが設けられている情報処理装置
が受信したデータの有効／無効を判定する必要がなく、
この情報処理装置の処理負荷を低減させることができ
る。
【図１】 本発明の第１の実施形態に係る情報処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 従来の情報処理装置の構成を示すブロック図
である。
である。
【図３】 上記第１の実施形態に係る情報処理装置の使
用形態を示す図である。
用形態を示す図である。
【図４】 上記情報処理装置のＭＶＩＰバス上のデータ
ストリームを示す図である。
ストリームを示す図である。
【図５】 上記データストリームを構成するフレームの
構成を示す図である。
構成を示す図である。
【図６】 上記情報処理装置の動作を説明するための波
形図である。
形図である。
【図７】 本発明の第２の実施形態に係るインタフェー
ス情報処理装置の構成を示すブロック図である。
ス情報処理装置の構成を示すブロック図である。
【図８】 本発明の第３の実施形態に係る情報処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図９】 上記情報処理装置を構成する判定回路の構成
を示す図である。
を示す図である。
１ ＣＰＵ、２ 内部バス、３、４、３０、４０、５
０、６０ インタフェース、５ ＭＶＩＰバス、６ａ、
６ｂ ＭＶＩＰ制御部、７ａ、７ｂ ＳＷ回路、８ａ、
８ｂ 遅延回路、９ａ、９ｂ 比較回路、１０〜２１、
３３〜３６、５２〜５８、６１〜６７ 信号線、５１
ａ、５１ｂ 判定回路
０、６０ インタフェース、５ ＭＶＩＰバス、６ａ、
６ｂ ＭＶＩＰ制御部、７ａ、７ｂ ＳＷ回路、８ａ、
８ｂ 遅延回路、９ａ、９ｂ 比較回路、１０〜２１、
３３〜３６、５２〜５８、６１〜６７ 信号線、５１
ａ、５１ｂ 判定回路
Claims (6)
- 【請求項１】 １つ又は複数の情報処理装置に複数設け
られ、情報処理装置と当該インタフェース装置とを接続
するための内部バスとは別個に設けられた外部バスによ
って各々が接続されるインタフェース装置であって、 上記外部バスを介して受信したデータを外部バスに折り
返し送信する返送手段と、 外部バスを介してデータを送信する送信手段と、 該送信手段が送信したデータを所定時間遅延させる遅延
手段と、 該遅延手段により遅延されたデータと上記送信したデー
タに対して他のインタフェース装置の返送手段により折
り返し送信されたデータとを比較し、送信したデータと
折り返し送信されたデータが一致しているか否かを検出
する一致検出手段とを備えることを特徴とするインタフ
ェース装置。 - 【請求項２】 上記一致検出手段により送信したデータ
と折り返し送信されたデータが一致していないことが検
出されたときに、データの伝送に誤りが生じたことを示
す識別情報を上記外部バスを介して送信する識別情報送
信手段を備えることを特徴とする請求項１に記載のイン
タフェース装置。 - 【請求項３】 上記外部バスは、複数のチャネルを有
し、 上記識別情報送信手段は、上記送信手段がデータを送信
するチャネル以外のチャネルを用いて上記識別情報を送
信することを特徴とする請求項２に記載のインタフェー
ス装置。 - 【請求項４】 上記識別情報を受信していないときに受
信したデータを有効とし、上記識別情報を受信している
ときに受信したデータを無効とする無効制御手段を備え
ることを特徴とする請求項２又は３に記載のインタフェ
ース装置。 - 【請求項５】 １つ又は複数の情報処理装置に複数設け
られ、情報処理装置と当該インタフェース装置とを接続
するための内部バスとは別個に設けられ、複数のチャネ
ルを有する外部バスによって各々が接続されるインタフ
ェース装置であって、 同一のデータを上記外部バスの複数のチャネルを介して
送信する多重送信手段と、 他のインタフェース装置から外部バスの複数のチャネル
を介して送信されたデータを受信する受信手段と、 該受信手段により受信した各チャネルのデータが全て一
致しているか否かを検出する一致検出手段とを備えるこ
とを特徴とするインタフェース装置。 - 【請求項６】 上記一致検出手段により全てのチャネル
のデータが全て一致していることが検出された場合には
受信したデータを有効とし、全てのチャネルのデータが
一致していないことが検出された場合には受信したデー
タを無効とする無効制御手段を備えることを特徴とする
請求項５に記載のインタフェース装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200468A JPH1051514A (ja) | 1996-07-30 | 1996-07-30 | インタフェース装置 |
| US08/902,634 US5991840A (en) | 1996-07-30 | 1997-07-29 | Computer expansion unit with circuitry for reliable communication on auxiliary bus |
| CA002211859A CA2211859A1 (en) | 1996-07-30 | 1997-07-29 | Computer expansion unit with circuitry for reliable communication on auxiliary bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200468A JPH1051514A (ja) | 1996-07-30 | 1996-07-30 | インタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051514A true JPH1051514A (ja) | 1998-02-20 |
Family
ID=16424827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200468A Withdrawn JPH1051514A (ja) | 1996-07-30 | 1996-07-30 | インタフェース装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5991840A (ja) |
| JP (1) | JPH1051514A (ja) |
| CA (1) | CA2211859A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001333048A (ja) * | 2000-05-19 | 2001-11-30 | Nec Eng Ltd | データ転送方式 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469235B1 (ko) * | 1999-08-17 | 2005-01-31 | 엘지전자 주식회사 | 통신시스템의 기지국에 적용되는 송수신 패킷 라우팅 장치 및 패킷 라우팅 장치에 적용되는 루프 테스트 방법 |
| US7130276B2 (en) * | 2001-05-31 | 2006-10-31 | Turin Networks | Hybrid time division multiplexing and data transport |
| DE10252109B4 (de) * | 2002-11-08 | 2005-11-10 | Siemens Ag | Verfahren zur Parametrierung |
| US7884715B2 (en) * | 2004-08-04 | 2011-02-08 | Nexteer (Beijing) Technology Co., Ltd. | Method and system for program execution integrity for communication-based angle sensor |
| DE102009040839A1 (de) * | 2008-09-30 | 2010-04-15 | Carl Zeiss Microimaging Gmbh | Peripherieschnittstelle, Datenstrom und Datenübertragungsverfahren |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4569049A (en) * | 1983-05-09 | 1986-02-04 | Digital Equipment Corp. | Diagnostic system for a digital computer |
| US4965793A (en) * | 1989-02-03 | 1990-10-23 | Digital Equipment Corporation | Method and apparatus for interfacing a system control unit for a multi-processor |
| US5414713A (en) * | 1990-02-05 | 1995-05-09 | Synthesis Research, Inc. | Apparatus for testing digital electronic channels |
| JP3351175B2 (ja) * | 1995-06-15 | 2002-11-25 | 三菱電機株式会社 | 通信制御方法および装置 |
| US5790523A (en) * | 1993-09-17 | 1998-08-04 | Scientific-Atlanta, Inc. | Testing facility for a broadband communications system |
| US5838915A (en) * | 1995-06-21 | 1998-11-17 | Cisco Technology, Inc. | System for buffering data in the network having a linked list for each of said plurality of queues |
-
1996
- 1996-07-30 JP JP8200468A patent/JPH1051514A/ja not_active Withdrawn
-
1997
- 1997-07-29 US US08/902,634 patent/US5991840A/en not_active Expired - Fee Related
- 1997-07-29 CA CA002211859A patent/CA2211859A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001333048A (ja) * | 2000-05-19 | 2001-11-30 | Nec Eng Ltd | データ転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5991840A (en) | 1999-11-23 |
| CA2211859A1 (en) | 1998-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5617547A (en) | Switch network extension of bus architecture | |
| US7706259B2 (en) | Method for implementing redundant structure of ATCA (advanced telecom computing architecture) system via base interface and the ATCA system for use in the same | |
| JPH1051514A (ja) | インタフェース装置 | |
| US7729430B2 (en) | Autodetect feature for a spacewire application | |
| US7350012B2 (en) | Method and system for providing fault tolerance in a network | |
| KR100228306B1 (ko) | 핫-스탠바이 이중화 장치 및 그의 구현 방법 | |
| JPH0916517A (ja) | バスインタフェース | |
| JPH08221289A (ja) | 二重化系の制御システム | |
| US6628656B1 (en) | Circuit, method and/or architecture for improving the performance of a serial communication link | |
| KR910007716B1 (ko) | 패드시스템의 동기포트 이중화 장치 및 방법 | |
| JP3061691B2 (ja) | 通話路装置 | |
| KR950000970B1 (ko) | 공통선 신호방식 메세지전달부의 레벨 3기능 구현을 위한 b-버스 입출력보드 | |
| JP2550273Y2 (ja) | 通信装置 | |
| JP2001045097A (ja) | 通信端末または通信システム | |
| JPH0153950B2 (ja) | ||
| KR100197439B1 (ko) | 전전자 교환기의 프로세서와 디바이스간 이중화 통신장치 | |
| JPS62149245A (ja) | 電子交換機の二重化方式 | |
| JPH08186619A (ja) | 無瞬断二重化切替方式 | |
| JPH02193250A (ja) | コンピュータ接続方式 | |
| JPH0410836A (ja) | 通信制御装置 | |
| JPS6123901B2 (ja) | ||
| JPS6113729A (ja) | シリアル通信回線の交換装置 | |
| JPH04186937A (ja) | 回線選択方式 | |
| KR19980057607A (ko) | 이중화장치 | |
| JPH05250224A (ja) | 監視制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |