JPH0153950B2 - - Google Patents
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- JPH0153950B2 JPH0153950B2 JP58193094A JP19309483A JPH0153950B2 JP H0153950 B2 JPH0153950 B2 JP H0153950B2 JP 58193094 A JP58193094 A JP 58193094A JP 19309483 A JP19309483 A JP 19309483A JP H0153950 B2 JPH0153950 B2 JP H0153950B2
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- IORPOFJLSIHJOG-UHFFFAOYSA-N 3,7-dimethyl-1-prop-2-ynylpurine-2,6-dione Chemical compound CN1C(=O)N(CC#C)C(=O)C2=C1N=CN2C IORPOFJLSIHJOG-UHFFFAOYSA-N 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明はデイジタル加入者系等に適用されるマ
ルチポイント構成において複数の宅内機器に共用
されるチヤネルのアクセス制御に関し、とくに汎
用のデータ送受信用LSIとアクセス制御回路を結
合した回路に関するものである。
ルチポイント構成において複数の宅内機器に共用
されるチヤネルのアクセス制御に関し、とくに汎
用のデータ送受信用LSIとアクセス制御回路を結
合した回路に関するものである。
従来技術と問題点
近年、電話サービスおよび非電話系サービスを
１つの網構成で提供するデイジタル・サービス総
合網〔Integrated services digital network
（ISDN）〕の論議が、各国で盛に行なわれ、ユー
ザ／網インタフエースにおけるプロトコールの一
部が国際的に標準化されつつある。
１つの網構成で提供するデイジタル・サービス総
合網〔Integrated services digital network
（ISDN）〕の論議が、各国で盛に行なわれ、ユー
ザ／網インタフエースにおけるプロトコールの一
部が国際的に標準化されつつある。
上記インタフエースにおいては加入者系にマル
チポイント構成を適用し、その複数の宅内機器か
らの共用チヤネル（Ｄチヤネルと呼ぶ）のアクセ
ス制御方式としては衝突を許容した方式が採用さ
れる見込みである。このＤチヤネルの伝送制御手
段としては、HDLC（High Level Data Link
Control Procedure）のLAP−Ｂ（Link Access
Protocol−Ｂ）をベースとした手順が用いられ
る。この実現に必要となる伝送制御手順のフラ
グ、CRC制御等の機能を実現するとき、現在入
手可能となつた汎用データ送受信用LSIを用いる
ことにより、大幅なハードウエア削減が図れる。
さらに、上記以外のより高度な手順制御、順序制
御、再送制御、フロー制御等に関しても一部の
LSIで可能となつており、宅内機器の通信機能実
現に必要なハードウエア、ソフトウエア量を削減
できる。
チポイント構成を適用し、その複数の宅内機器か
らの共用チヤネル（Ｄチヤネルと呼ぶ）のアクセ
ス制御方式としては衝突を許容した方式が採用さ
れる見込みである。このＤチヤネルの伝送制御手
段としては、HDLC（High Level Data Link
Control Procedure）のLAP−Ｂ（Link Access
Protocol−Ｂ）をベースとした手順が用いられ
る。この実現に必要となる伝送制御手順のフラ
グ、CRC制御等の機能を実現するとき、現在入
手可能となつた汎用データ送受信用LSIを用いる
ことにより、大幅なハードウエア削減が図れる。
さらに、上記以外のより高度な手順制御、順序制
御、再送制御、フロー制御等に関しても一部の
LSIで可能となつており、宅内機器の通信機能実
現に必要なハードウエア、ソフトウエア量を削減
できる。
しかし、マルチポイントアクセス用のLSIが開
発されていない現状において、早期にマルチポイ
ント・アクセス技術を確立するためには、ハード
ウエア、ソフトウエアの削減を図れる上記シング
ルポイントアクセス用のLSIをこれに適用するこ
とが妥当と思われる。
発されていない現状において、早期にマルチポイ
ント・アクセス技術を確立するためには、ハード
ウエア、ソフトウエアの削減を図れる上記シング
ルポイントアクセス用のLSIをこれに適用するこ
とが妥当と思われる。
しかし、これらLSIはシングルポイント接続の
宅内機器用に開発されたものであり、本発明の対
象とするマルチポイント接続における宅内機器に
対しては、このような手順制御を有するLSIを用
いて、マルチポイントアクセスを行なう技術は確
立されていない。
宅内機器用に開発されたものであり、本発明の対
象とするマルチポイント接続における宅内機器に
対しては、このような手順制御を有するLSIを用
いて、マルチポイントアクセスを行なう技術は確
立されていない。
上記LSIを適用するためには、送信を待時させ
る制御、衝突が起きたときの再送制御およびLSI
が自律的に発生するフレーム〔RR（receive
ready）フレーム等〕の対処法等の技術的の課題
がある。
る制御、衝突が起きたときの再送制御およびLSI
が自律的に発生するフレーム〔RR（receive
ready）フレーム等〕の対処法等の技術的の課題
がある。
発明の目的
本発明は、シングルポイントアクセス用に開発
された汎用のデータ送受信用LSIを用いて、マル
チポイント構成での共用チヤネルアクセス制御を
実現し、ISDNのユーザ／網インタフエースにお
ける宅内機器側の共用チヤネルである信号チヤネ
ル（Ｄチヤネル）アクセス制御を具体化し、さら
に共用チヤネルアクセス制御技術を経済的に、か
つ確実に実現することを目的とする。
された汎用のデータ送受信用LSIを用いて、マル
チポイント構成での共用チヤネルアクセス制御を
実現し、ISDNのユーザ／網インタフエースにお
ける宅内機器側の共用チヤネルである信号チヤネ
ル（Ｄチヤネル）アクセス制御を具体化し、さら
に共用チヤネルアクセス制御技術を経済的に、か
つ確実に実現することを目的とする。
発明の実施例
以下、本発明の実施例を図面について説明す
る。
る。
第１図は本発明を実施したアクセス制御回路を
内蔵する複数個の宅内機器をバスにマルチポイン
ト接続した宅内施設の接続を示す図である。
内蔵する複数個の宅内機器をバスにマルチポイン
ト接続した宅内施設の接続を示す図である。
第１図において、TE1〜TEiは宅内機器、NT
は宅内制御装置、BuR，BuTは宅内制御装置NT
より出ている受信および送信バス、Ｌは加入者回
線である。加入者回線Ｌは宅内制御装置NTを図
示しないデイジタル交換機等に接続する。宅内機
器TE1〜TEiは、その１個TEiのみ構成を詳しく
示すが、何れも同様な構成を有し、宅内機器TEi
においてCNTは呼制御情報等を伝送する共用チ
ヤネルDT，DRアクセス制御回路、MPXT
PMPXTはそれぞれ多重化および分離回路、DR
は受信呼制御情報、DTは送信呼制御情報、BRは
受信される、デイジタル化された、通話信号、デ
ータ端末へのデータ信号等のユーザ情報およびそ
の受信端子を、またBTは同じく送信されるユー
ザ情報およびその送信端子を示し、端子BR，BT
には、電話機、データ端末等に対するデイジタル
化されたユーザ情報が送受される。Ｅはエコービ
ツトである。なおIN1，IN2、は否定回路である。
は宅内制御装置、BuR，BuTは宅内制御装置NT
より出ている受信および送信バス、Ｌは加入者回
線である。加入者回線Ｌは宅内制御装置NTを図
示しないデイジタル交換機等に接続する。宅内機
器TE1〜TEiは、その１個TEiのみ構成を詳しく
示すが、何れも同様な構成を有し、宅内機器TEi
においてCNTは呼制御情報等を伝送する共用チ
ヤネルDT，DRアクセス制御回路、MPXT
PMPXTはそれぞれ多重化および分離回路、DR
は受信呼制御情報、DTは送信呼制御情報、BRは
受信される、デイジタル化された、通話信号、デ
ータ端末へのデータ信号等のユーザ情報およびそ
の受信端子を、またBTは同じく送信されるユー
ザ情報およびその送信端子を示し、端子BR，BT
には、電話機、データ端末等に対するデイジタル
化されたユーザ情報が送受される。Ｅはエコービ
ツトである。なおIN1，IN2、は否定回路である。
なお宅内機器TE1〜TEiは、総べて網側から供
給されるクロツクに同期して動作する。
給されるクロツクに同期して動作する。
第２図は、第１図におけるバスBUＲ，BUＴ上
を流れる信号の形式を示す図である。
を流れる信号の形式を示す図である。
第２図ａは受信バスBUＲ上の信号を示してい
る。この信号は例えば10個のタイムスロツトTS0
〜TS9で１個のフレームを構成し、各タイムスロ
ツトは１ビツトの情報を運び、タイムスロツト
TS0〜TS7によつて受信ユーザ情報を運びタイム
スロツトTS8によつて受信側への呼制御情報DR
を、またタイムスロツトTS9によつてエコービツ
トＥを選ぶ。各宅内機器TE1〜TEiは総て同期し
て動作しているので例えばタイムスロツトTS0の
時刻においては、全宅内機器TE1〜TEiにタイム
スロツトTS0が運ぶビツトが受信される。他のタ
イムスロツトが運ぶ情報についても同様である。
しかし、ユーザ情報BR（タイムスロツトTS0〜
TS7）は選択された宅内機器のみが受信するが、
他の情報すなわちタイムスロツトTS8が運ぶ呼制
御情報DRとタイムスロツトTS9が運ぶエコービツ
トＥ情報は総べての宅内機器で受信される。
る。この信号は例えば10個のタイムスロツトTS0
〜TS9で１個のフレームを構成し、各タイムスロ
ツトは１ビツトの情報を運び、タイムスロツト
TS0〜TS7によつて受信ユーザ情報を運びタイム
スロツトTS8によつて受信側への呼制御情報DR
を、またタイムスロツトTS9によつてエコービツ
トＥを選ぶ。各宅内機器TE1〜TEiは総て同期し
て動作しているので例えばタイムスロツトTS0の
時刻においては、全宅内機器TE1〜TEiにタイム
スロツトTS0が運ぶビツトが受信される。他のタ
イムスロツトが運ぶ情報についても同様である。
しかし、ユーザ情報BR（タイムスロツトTS0〜
TS7）は選択された宅内機器のみが受信するが、
他の情報すなわちタイムスロツトTS8が運ぶ呼制
御情報DRとタイムスロツトTS9が運ぶエコービツ
トＥ情報は総べての宅内機器で受信される。
第２図ｂは送信バスBUＴ上の信号を示してい
る。この信号は第２図ａに示す受信バスBUＲ上
の信号と同様な形式であつて、タイムスロツト
TS0〜TS7で送信データ情報BTを、またタイムス
ロツトTS8によつて送信側への呼制御情報DTを運
ぶ。ただし、タイムスロツトTS9はブランクとし
てある。送信用ユーザ情報BT（タイムスロツト
TS0〜TS7）は選択指定された１個の宅内機器の
みから送信される。タイムスロツトTS8の時点
で、全ての宅内機器TE1〜TEiはタイムスロツト
TS8に対して呼制御情報DTとしてそれぞれチヤネ
ル要求信号をのせることができる。
る。この信号は第２図ａに示す受信バスBUＲ上
の信号と同様な形式であつて、タイムスロツト
TS0〜TS7で送信データ情報BTを、またタイムス
ロツトTS8によつて送信側への呼制御情報DTを運
ぶ。ただし、タイムスロツトTS9はブランクとし
てある。送信用ユーザ情報BT（タイムスロツト
TS0〜TS7）は選択指定された１個の宅内機器の
みから送信される。タイムスロツトTS8の時点
で、全ての宅内機器TE1〜TEiはタイムスロツト
TS8に対して呼制御情報DTとしてそれぞれチヤネ
ル要求信号をのせることができる。
宅内制御装置NTでは第２図ｂに示す送信バス
BUＴの信号からタイムスロツトTS8の運ぶ送信
呼制御情報DTを分離回路DMPXで分離し、多重
化回路MPXによつて受信バスBUＲ上の信号〔第
２図ａ）のタイムスロツトTS9に後述のエコービ
ツトＥとして挿入して全宅内機器TE1〜TEiに戻
す。
BUＴの信号からタイムスロツトTS8の運ぶ送信
呼制御情報DTを分離回路DMPXで分離し、多重
化回路MPXによつて受信バスBUＲ上の信号〔第
２図ａ）のタイムスロツトTS9に後述のエコービ
ツトＥとして挿入して全宅内機器TE1〜TEiに戻
す。
第１図において、宅内機器TE1〜TEiが空きの
ときは、その状態を示す信号として信号DT“１”
を送出（宅内機器TE1〜TEiとしてそれぞれDT1，
〜DTiを送出するものとする）するが、これは各
宅内機器内において否定（否定回路IN2により）
され“０”の形で各宅内機器から同様に送信バス
BUＴにタイムスロツトTS8において送出される。
ときは、その状態を示す信号として信号DT“１”
を送出（宅内機器TE1〜TEiとしてそれぞれDT1，
〜DTiを送出するものとする）するが、これは各
宅内機器内において否定（否定回路IN2により）
され“０”の形で各宅内機器から同様に送信バス
BUＴにタイムスロツトTS8において送出される。
この各宅内機器TE1〜TEiの共用チヤネルの使
用を示す信号DT1，DT2〜DTiの否定T1，T2〜Ti
は送信バスBUＴにおいて布線論理により論理和
としてタイムスロツトTS8に信号DTすなわちT1
＋T2＋……＋Tiが作られ、この論理和の否定
（否定回路IN1による）が分離回路DMPXで分離
され、多重化回路MPXにより受信バスBUＲ上の
信号のタイムスロツトTS9にエコービツトＥとし
て挿入され各宅内機器においてエコービツトＥと
して受信される。ここに上記信号DTの示す論理
和T1＋T2＋……＋ToはT1・T2・……・Tiに
等しい。換言すれば上記エコー・ビツトＥは
DT1・DT2・……・DTiすなわち共用チヤネルの使
用を示す信号DT1，DT2〜DTiの論理積を示す。
用を示す信号DT1，DT2〜DTiの否定T1，T2〜Ti
は送信バスBUＴにおいて布線論理により論理和
としてタイムスロツトTS8に信号DTすなわちT1
＋T2＋……＋Tiが作られ、この論理和の否定
（否定回路IN1による）が分離回路DMPXで分離
され、多重化回路MPXにより受信バスBUＲ上の
信号のタイムスロツトTS9にエコービツトＥとし
て挿入され各宅内機器においてエコービツトＥと
して受信される。ここに上記信号DTの示す論理
和T1＋T2＋……＋ToはT1・T2・……・Tiに
等しい。換言すれば上記エコー・ビツトＥは
DT1・DT2・……・DTiすなわち共用チヤネルの使
用を示す信号DT1，DT2〜DTiの論理積を示す。
従つて、宅内機器TE1〜TEiが総べて共用チヤ
ネルを使用しておらず、DT1，DT2，〜DTiが総べ
て“１”であればエコービツトＥは“１”とな
る。しかし、上記信号DT1，DT2〜DTiの何れか１
個が“０”となれば、その論理積を示している上
記エコービツトＥは“０”となる。
ネルを使用しておらず、DT1，DT2，〜DTiが総べ
て“１”であればエコービツトＥは“１”とな
る。しかし、上記信号DT1，DT2〜DTiの何れか１
個が“０”となれば、その論理積を示している上
記エコービツトＥは“０”となる。
第１図において、宅内機器TEi中のCNTで示
した共用チヤネルアクセス制御回路に本発明が実
施されており、その構成の一例を第３図に示す。
した共用チヤネルアクセス制御回路に本発明が実
施されており、その構成の一例を第３図に示す。
第３図において、１はHDLC手順制御を有する
データ送受信用LSIで、RXＤはデータ受信端子、
TXＤはデータ送信端子、RXＣはデータ受信用ク
ロツク入力端子、TXＣはデータ送信用クロツク
入力端子である。上記のデータ送受信用LSI１は
送信と受信とは各クロツクの供給の有無によりそ
れぞれ独立に行なわれる。
データ送受信用LSIで、RXＤはデータ受信端子、
TXＤはデータ送信端子、RXＣはデータ受信用ク
ロツク入力端子、TXＣはデータ送信用クロツク
入力端子である。上記のデータ送受信用LSI１は
送信と受信とは各クロツクの供給の有無によりそ
れぞれ独立に行なわれる。
上記のデータ送受信用LSI１はデータ送信用ク
ロツク入力端子TXＤへのクロツク供給を停止す
ることにより、受信は停止しないが、送信を中断
しクロツク停止時のデータ極性（０あるいは１）
を保持し、クロツク供給再開により、後続データ
を送信する。該LSI１はまたDMA機能を有し、
メインメモリ９との間で、プロセツサCPU８を
介さずにデータの送受機能を有する。LSI１はフ
レーム送出時以外は、クロツク供給により常にフ
ラグ（01111110）を送信しているものとする。２
は送信バツフアであり、送信データを蓄積し、競
合による衝突が生じた時のみデータの再送を行
う。３はフレーム送出開始・終了識別回路であ
り、LSI１より送出されるデータフレームの先頭
位置の検出と、フレーム送信終了の検出を行う。
４は送信制御回路であり、LSI１への送信待制
御、送信バツフア２への再送制御等を行う。５は
衝突検出回路であり、ビツト毎に送信データビツ
トと網から返送されるエコービツト（上記のＥ）
を照合し、不一致時に衝突とみなす回路である。
６は回線空検出回路であり、エコービツトＥの
“１”の数をカウントし、共用チヤネル“空”を
検出する回路である。７はＩ／Ｏインタフエース
回路であり、プロセツサCPU８からのオーダに
もとづき、このアクセス制御回路CNT内の各種
状態表示の読出しや送信データのアクセス優先度
（空と判断するまでにカウントするエコービツト
の連続した“１”の数）指定等を行う。１０は第
１のセレクタ（SEL1）であり、送信に際し送信
データがLSI１からの直接送信データか、送信バ
ツフア２からの再送データかの選択を行う。１１
は第２のセレクタ（SEL2）であり、送信待や衝
突検出時に共用チヤネル〔第２図ｂタイム・スロ
ツトTS9のDT〕にオール“１”を送出する回路で
ある。なお１２はCPUバスである。端子DR，Ｅ
は第１図に示す分離回路DMPXTの同名の端子
に、端子DTは同じく第１図に示す多重化回路
MPXTの同名の端子に接続される。
ロツク入力端子TXＤへのクロツク供給を停止す
ることにより、受信は停止しないが、送信を中断
しクロツク停止時のデータ極性（０あるいは１）
を保持し、クロツク供給再開により、後続データ
を送信する。該LSI１はまたDMA機能を有し、
メインメモリ９との間で、プロセツサCPU８を
介さずにデータの送受機能を有する。LSI１はフ
レーム送出時以外は、クロツク供給により常にフ
ラグ（01111110）を送信しているものとする。２
は送信バツフアであり、送信データを蓄積し、競
合による衝突が生じた時のみデータの再送を行
う。３はフレーム送出開始・終了識別回路であ
り、LSI１より送出されるデータフレームの先頭
位置の検出と、フレーム送信終了の検出を行う。
４は送信制御回路であり、LSI１への送信待制
御、送信バツフア２への再送制御等を行う。５は
衝突検出回路であり、ビツト毎に送信データビツ
トと網から返送されるエコービツト（上記のＥ）
を照合し、不一致時に衝突とみなす回路である。
６は回線空検出回路であり、エコービツトＥの
“１”の数をカウントし、共用チヤネル“空”を
検出する回路である。７はＩ／Ｏインタフエース
回路であり、プロセツサCPU８からのオーダに
もとづき、このアクセス制御回路CNT内の各種
状態表示の読出しや送信データのアクセス優先度
（空と判断するまでにカウントするエコービツト
の連続した“１”の数）指定等を行う。１０は第
１のセレクタ（SEL1）であり、送信に際し送信
データがLSI１からの直接送信データか、送信バ
ツフア２からの再送データかの選択を行う。１１
は第２のセレクタ（SEL2）であり、送信待や衝
突検出時に共用チヤネル〔第２図ｂタイム・スロ
ツトTS9のDT〕にオール“１”を送出する回路で
ある。なお１２はCPUバスである。端子DR，Ｅ
は第１図に示す分離回路DMPXTの同名の端子
に、端子DTは同じく第１図に示す多重化回路
MPXTの同名の端子に接続される。
次に、このアクセス制御回路CNT動作につい
て説明する。フレーム送信に先だち、プロセツサ
CPU８はまず、Ｉ／Ｏ命令にて送信データのア
クセス優先度X1をカウンタ比較値X1としてＩ／
Ｏインタフエース回路７を介して回線空検出回路
６に設けられた図示しないレジスタに書き込む。
このアクセス優先度X1は例えば８〜10である。
なお、回線空検出回路６には図示しないカウンタ
が設けられ、エコービツトＥの“１”を受信する
毎に歩進する。回線空検出回路６はこれに基づき
第４図の共用チヤネル空き検出手順動作フロー図
に示すように、エコービツトの“１”を連続して
X1個以上受信したら（カウンタ計数値Ｘ≧X1）
共用チヤネルが空であると判定し、送信制御回路
４に対して送信可である旨を通知する。エコービ
ツトで“０”を受信したら、カウンタの計数値Ｘ
はリセツトされて“０”となり、これにより送信
不可となる。プロセツサCPU８は、送信すべき
フレームがあると、DMA転送開始命令をLSI１
に書き込むことにより、LSI１はDMA制御によ
りメインメモリ９より送信フレームデータの受取
りを行いデータ送信端子TXＤよりフレーム送信
を開始する。この時、フレーム送出開始終了識別
回路３で、データ送受信用LSI１より送出される
データのフレーム送出開始をフラグとは異なつた
パターンの検出で知り、送信制御回路４に対して
フレーム送信が開始されたことを通知し、回線空
検出回路６から送信可が出ている場合は、データ
送受信用LSI１への送信クロツク供給を続行させ
るとともに送信バツフア２へのデータ書込みをフ
レーム先頭位置であるフラグより開始させる。回
線空検出回路６が回線送信不可を出している場合
は、送信待ちとなりデータ送受信用LSI１への送
信クロツク供給を停止し、データ送信端子TXＤ
からの送信データを中断するとともに、送信バツ
フア２へのデータ書込みを不可とする。共用チヤ
ネルが“空”となり回線空検出回路６が回線送信
可を出すとともに、データ送受用LSI１への送信
クロツク供給を再開し送信バツフア２へのデータ
書込みをフレーム先頭位置であるフラグより開始
させる。
て説明する。フレーム送信に先だち、プロセツサ
CPU８はまず、Ｉ／Ｏ命令にて送信データのア
クセス優先度X1をカウンタ比較値X1としてＩ／
Ｏインタフエース回路７を介して回線空検出回路
６に設けられた図示しないレジスタに書き込む。
このアクセス優先度X1は例えば８〜10である。
なお、回線空検出回路６には図示しないカウンタ
が設けられ、エコービツトＥの“１”を受信する
毎に歩進する。回線空検出回路６はこれに基づき
第４図の共用チヤネル空き検出手順動作フロー図
に示すように、エコービツトの“１”を連続して
X1個以上受信したら（カウンタ計数値Ｘ≧X1）
共用チヤネルが空であると判定し、送信制御回路
４に対して送信可である旨を通知する。エコービ
ツトで“０”を受信したら、カウンタの計数値Ｘ
はリセツトされて“０”となり、これにより送信
不可となる。プロセツサCPU８は、送信すべき
フレームがあると、DMA転送開始命令をLSI１
に書き込むことにより、LSI１はDMA制御によ
りメインメモリ９より送信フレームデータの受取
りを行いデータ送信端子TXＤよりフレーム送信
を開始する。この時、フレーム送出開始終了識別
回路３で、データ送受信用LSI１より送出される
データのフレーム送出開始をフラグとは異なつた
パターンの検出で知り、送信制御回路４に対して
フレーム送信が開始されたことを通知し、回線空
検出回路６から送信可が出ている場合は、データ
送受信用LSI１への送信クロツク供給を続行させ
るとともに送信バツフア２へのデータ書込みをフ
レーム先頭位置であるフラグより開始させる。回
線空検出回路６が回線送信不可を出している場合
は、送信待ちとなりデータ送受信用LSI１への送
信クロツク供給を停止し、データ送信端子TXＤ
からの送信データを中断するとともに、送信バツ
フア２へのデータ書込みを不可とする。共用チヤ
ネルが“空”となり回線空検出回路６が回線送信
可を出すとともに、データ送受用LSI１への送信
クロツク供給を再開し送信バツフア２へのデータ
書込みをフレーム先頭位置であるフラグより開始
させる。
以上は、プロセツサCPU８の命令によりデー
タ送信を開始する場合を説明したが、データ送受
信用LSI１がプロセツサCPU８を介さず自律的に
送出するフレーム（RRフレーム等）の場合も、
フレームをデータ送出端子TXＤから送信開始し
た後は、同様な手順を踏む。
タ送信を開始する場合を説明したが、データ送受
信用LSI１がプロセツサCPU８を介さず自律的に
送出するフレーム（RRフレーム等）の場合も、
フレームをデータ送出端子TXＤから送信開始し
た後は、同様な手順を踏む。
共用チヤネルにフレーム送信中において、衝突
検出回路５においてはバスBUＲ，BUＴに接続さ
れた各宅内機器から送信される共用チヤネル送信
ビツト（DT）の論理積をとつた複製ビツト〔エ
コー(E)ビツト〕と送信ビツト（DT）との比較照
合を行い一致したら正常送信とし、不一致の時は
衝突が生じたものとして送信バツフア２及び送信
制御回路４にその旨を伝える（COD）とともに、
共用チヤネルに対しては、セレクタ１１によりデ
ータ、オール“１”（インタフレームタイムフイ
ルと呼ぶ）を衝突直後から送信する。この時、デ
ータ送受信用LSI１では衝突状態に関与せずデー
タ送信端子TXＤよりフレーム送信を続行させ、
送信バツフア２に書き込みを続行する。送信制御
回路４は衝突検出回路５からの衝突が起きたこと
の通知（COD）を受けとると回線空検出回路６
からの共用チヤネルが空になつてことによる送信
可が出るまで待機し、送信可が出ることにより、
送信バツフア２に対して再送が可能であることを
指示する。送信バツフア２では、これにより衝突
の生じたフレームの先頭から再送を第１のセレク
タ１０（SEL1）のゲートを開くことにより開始
する。再送フレームが再び衝突を起こすことが考
えられるため、送信バツフア２では、何回衝突が
生じても再送をくりかえす構成としており詳細は
後述する。
検出回路５においてはバスBUＲ，BUＴに接続さ
れた各宅内機器から送信される共用チヤネル送信
ビツト（DT）の論理積をとつた複製ビツト〔エ
コー(E)ビツト〕と送信ビツト（DT）との比較照
合を行い一致したら正常送信とし、不一致の時は
衝突が生じたものとして送信バツフア２及び送信
制御回路４にその旨を伝える（COD）とともに、
共用チヤネルに対しては、セレクタ１１によりデ
ータ、オール“１”（インタフレームタイムフイ
ルと呼ぶ）を衝突直後から送信する。この時、デ
ータ送受信用LSI１では衝突状態に関与せずデー
タ送信端子TXＤよりフレーム送信を続行させ、
送信バツフア２に書き込みを続行する。送信制御
回路４は衝突検出回路５からの衝突が起きたこと
の通知（COD）を受けとると回線空検出回路６
からの共用チヤネルが空になつてことによる送信
可が出るまで待機し、送信可が出ることにより、
送信バツフア２に対して再送が可能であることを
指示する。送信バツフア２では、これにより衝突
の生じたフレームの先頭から再送を第１のセレク
タ１０（SEL1）のゲートを開くことにより開始
する。再送フレームが再び衝突を起こすことが考
えられるため、送信バツフア２では、何回衝突が
生じても再送をくりかえす構成としており詳細は
後述する。
フレーム送出開始・終了識別回路３が、データ
送受信用LSI１からのフレーム送信終了を検出す
ると、送信バツフア２へのデータ書込みを終了フ
ラグまで書き込んで停止させる。また、共用チヤ
ネルへのデータ送信が正常に終了するとチヤネル
空検出回路６では、カウンタ比較値X1を＋１（第
４図参照）し、フレームを連続転送する場合に、
共用チヤネルへのアクセス優先権を低くし、アク
セス待ちをしている他宅内機器のバスアクセス権
を相対的に高くする。連続フレーム転送を行わな
い場合には、カウンタ比較値X1は−１して元の
値にもどす。
送受信用LSI１からのフレーム送信終了を検出す
ると、送信バツフア２へのデータ書込みを終了フ
ラグまで書き込んで停止させる。また、共用チヤ
ネルへのデータ送信が正常に終了するとチヤネル
空検出回路６では、カウンタ比較値X1を＋１（第
４図参照）し、フレームを連続転送する場合に、
共用チヤネルへのアクセス優先権を低くし、アク
セス待ちをしている他宅内機器のバスアクセス権
を相対的に高くする。連続フレーム転送を行わな
い場合には、カウンタ比較値X1は−１して元の
値にもどす。
以上第３図をもとにアクセス制御回路CNT全
体の動作について概略を説明した。次に、本発明
の特長の１つである送信バツフア２について第５
図および第６図を用いて回路構成および動作概要
について説明する。第５図は送信バツフア２の一
例の構成図であり、第６図は第５図を前提に記述
されている送信バツフアの動作フロー図である。
第５図に示す送信バツフア構成において、１４は
データをバツフアする送信バツフアメモリ
（SDBFM）であり、書き込み時のアドレス制御
を書き込みポインタ１７（IP；インポインタと
呼ぶ）で行い、読み出し時のアドレス制御を読み
出しポインタ１９（OP；アウタポインタと呼ぶ）
で行う。送信バツフアへの書込み、読み出し動作
は、完全に独立しており、データの回線送出速度
（Ｄチヤネル速度は16Kb／Ｓ）時間内に１つの書
込みサイクルと読み出しサイクルを有する。書き
込み動作は、第５図に示すように、第３図のフレ
ーム送出開始・終了識別回路３がフレーム先頭を
検出したら書き込みを開始し、まず、書き込みポ
インタ１７のインポインタIPを＋１インクリメ
ンタ２５で＋１インクリメントする。この結果が
マツチヤMAT２０で読出しポインタ１９のアウ
トポインタOP値と等しい時には、バツフアがオ
ーバーフローした状態であり上位のプロセツサ
CPU８に対してエラー表示するとともに、書き
込みを禁止し、インポインタIP、アウトポイン
タOPともその値を初期設定する。IP≠OP（IP＞
OP）ならば、送信バツフアメモリ１４のアウト
ポインタIPの示すアドレスに１バイト分のデー
タを書込む。書き込みは、第３図のフレーム送出
開始・終了識別回路３がフレーム送信終了検出
し、終結フラグまで書き込んだら終了する。次
に、読み出し動作は、第３図の衝突検出回路５で
衝突が検出された後、第３図の送信制御回路４よ
り再送可が送られてきたら開始する。衝突が起き
ずフレームが正常に送信終了した時は、送信バツ
フア２が該正常終了信号を第３図の送信制御回路
４より受けとつたら送信バツフアメモリ１４のイ
ンポインタIPの値を読み出しポインタ１９に書
き込み、再送は行わず、第３図のデータ送信受信
用LSIからの次フレーム送信による送信バツフア
メモリ２の書き込み及び読み出しにそなえる。フ
レーム送信中に衝突が生じた時には、第３図の送
信制御回路４より共用チヤネルが空になり再送可
能である旨を受けたら、送信バツフア２の読み出
しを開始する。ここでまず、第５図の２２に示す
送信バイト数カウンタ（SBC：Sending Bite
Counter）を０に初期設定する。該送信バイト数
カウンタSBC２２は再送フレームが再び衝突し
た場合等、同一フレームに対して何回衝突が生じ
ても再送可能とするために設けたものである。
SBC２２の初期設定が済んだら、SBC２２の設
定値は＋１インクリメンタ２３で＋１インクリメ
ントとし、読出しポインタ１９のアウトポインタ
OPは、＋１インクリメンタ２４で＋１インクリメ
ントし、送信バツフアメモリ１４より、読出しポ
インタ１９のアウトポインタOPが示すアドレス
よりデータを読み出し、回線に再送信する。この
時、衝突が生じるとただちに送信を停止するとと
もに、２１の加算部（ADD）等で読出しポイン
タ１９のアウトポインタOPの値からSBC２２の
値を差し引いた値を読出しポインタ１９にアウト
ポインタOPとして書き込み、再送開始アドレス
に上記アウトポインタOP値を設定し直し、再び
再送できる状態とする。衝突が起きずに送信バツ
フア１４のインポインタIPと読出しポインタ１
９のアウトポインタOPの値が等しくなつたら、
再送信フレームの最終フラグ部（フラグ部の１ビ
ツトでも含むバイトデータ）までを送出したこと
になるので、読み出し動作を停止する。最終の読
み出しデータのうちチヤネルへの送信データは最
終フラグまで送出する。
体の動作について概略を説明した。次に、本発明
の特長の１つである送信バツフア２について第５
図および第６図を用いて回路構成および動作概要
について説明する。第５図は送信バツフア２の一
例の構成図であり、第６図は第５図を前提に記述
されている送信バツフアの動作フロー図である。
第５図に示す送信バツフア構成において、１４は
データをバツフアする送信バツフアメモリ
（SDBFM）であり、書き込み時のアドレス制御
を書き込みポインタ１７（IP；インポインタと
呼ぶ）で行い、読み出し時のアドレス制御を読み
出しポインタ１９（OP；アウタポインタと呼ぶ）
で行う。送信バツフアへの書込み、読み出し動作
は、完全に独立しており、データの回線送出速度
（Ｄチヤネル速度は16Kb／Ｓ）時間内に１つの書
込みサイクルと読み出しサイクルを有する。書き
込み動作は、第５図に示すように、第３図のフレ
ーム送出開始・終了識別回路３がフレーム先頭を
検出したら書き込みを開始し、まず、書き込みポ
インタ１７のインポインタIPを＋１インクリメ
ンタ２５で＋１インクリメントする。この結果が
マツチヤMAT２０で読出しポインタ１９のアウ
トポインタOP値と等しい時には、バツフアがオ
ーバーフローした状態であり上位のプロセツサ
CPU８に対してエラー表示するとともに、書き
込みを禁止し、インポインタIP、アウトポイン
タOPともその値を初期設定する。IP≠OP（IP＞
OP）ならば、送信バツフアメモリ１４のアウト
ポインタIPの示すアドレスに１バイト分のデー
タを書込む。書き込みは、第３図のフレーム送出
開始・終了識別回路３がフレーム送信終了検出
し、終結フラグまで書き込んだら終了する。次
に、読み出し動作は、第３図の衝突検出回路５で
衝突が検出された後、第３図の送信制御回路４よ
り再送可が送られてきたら開始する。衝突が起き
ずフレームが正常に送信終了した時は、送信バツ
フア２が該正常終了信号を第３図の送信制御回路
４より受けとつたら送信バツフアメモリ１４のイ
ンポインタIPの値を読み出しポインタ１９に書
き込み、再送は行わず、第３図のデータ送信受信
用LSIからの次フレーム送信による送信バツフア
メモリ２の書き込み及び読み出しにそなえる。フ
レーム送信中に衝突が生じた時には、第３図の送
信制御回路４より共用チヤネルが空になり再送可
能である旨を受けたら、送信バツフア２の読み出
しを開始する。ここでまず、第５図の２２に示す
送信バイト数カウンタ（SBC：Sending Bite
Counter）を０に初期設定する。該送信バイト数
カウンタSBC２２は再送フレームが再び衝突し
た場合等、同一フレームに対して何回衝突が生じ
ても再送可能とするために設けたものである。
SBC２２の初期設定が済んだら、SBC２２の設
定値は＋１インクリメンタ２３で＋１インクリメ
ントとし、読出しポインタ１９のアウトポインタ
OPは、＋１インクリメンタ２４で＋１インクリメ
ントし、送信バツフアメモリ１４より、読出しポ
インタ１９のアウトポインタOPが示すアドレス
よりデータを読み出し、回線に再送信する。この
時、衝突が生じるとただちに送信を停止するとと
もに、２１の加算部（ADD）等で読出しポイン
タ１９のアウトポインタOPの値からSBC２２の
値を差し引いた値を読出しポインタ１９にアウト
ポインタOPとして書き込み、再送開始アドレス
に上記アウトポインタOP値を設定し直し、再び
再送できる状態とする。衝突が起きずに送信バツ
フア１４のインポインタIPと読出しポインタ１
９のアウトポインタOPの値が等しくなつたら、
再送信フレームの最終フラグ部（フラグ部の１ビ
ツトでも含むバイトデータ）までを送出したこと
になるので、読み出し動作を停止する。最終の読
み出しデータのうちチヤネルへの送信データは最
終フラグまで送出する。
なお図において、１３，１５はレジスタ、１６
はパラレル／シリアル変換回路、１８，２６はセ
レクタ、２１は加算器、２６は３→１セレクタを
示している。
はパラレル／シリアル変換回路、１８，２６はセ
レクタ、２１は加算器、２６は３→１セレクタを
示している。
第７図は、第５図の送信バツフア２の読、書き
サイクルのタイムチヤートである。
サイクルのタイムチヤートである。
発明の効果
以上説明したように本発明は、一本のバス等に
マルチポイント接続される宅内機器の共用チヤネ
ルへのアクセス制御を回路の固定したシングルポ
イントアクセス用の汎用のデータ送受信用LSIと
簡簡な付加回路を用いて実現できるようにしたも
のであり、伝送制御手順機能を有するデータ送受
信用LSIの外部制御装置が伝送制御手順機能をほ
とんど持たずに、また、シングルポイント構成を
前提とした従来通りのデータ送信法を用いること
でマルチポイントアクセスが実現できる効果があ
る。本発明による回路は、未だ実現されていなか
つたISDNユーザ／網インタフエースにおけるマ
ルチポイント構成で共用される信号チヤネルアク
セスを実現可能としたものであり、ユーザが宅内
機器を自由に持ち運びできるポータビリテイ、１
本の加入者線で、電話や非電話宅内機器の同時通
信等多彩なサービスを簡易なバス構成で実現でき
る利点がある。さらに将来、マルチポイントアク
セス用データ送受用LSIの開発を行う上で、本発
明による回路は有益な示唆を与えるという利点が
ある。
マルチポイント接続される宅内機器の共用チヤネ
ルへのアクセス制御を回路の固定したシングルポ
イントアクセス用の汎用のデータ送受信用LSIと
簡簡な付加回路を用いて実現できるようにしたも
のであり、伝送制御手順機能を有するデータ送受
信用LSIの外部制御装置が伝送制御手順機能をほ
とんど持たずに、また、シングルポイント構成を
前提とした従来通りのデータ送信法を用いること
でマルチポイントアクセスが実現できる効果があ
る。本発明による回路は、未だ実現されていなか
つたISDNユーザ／網インタフエースにおけるマ
ルチポイント構成で共用される信号チヤネルアク
セスを実現可能としたものであり、ユーザが宅内
機器を自由に持ち運びできるポータビリテイ、１
本の加入者線で、電話や非電話宅内機器の同時通
信等多彩なサービスを簡易なバス構成で実現でき
る利点がある。さらに将来、マルチポイントアク
セス用データ送受用LSIの開発を行う上で、本発
明による回路は有益な示唆を与えるという利点が
ある。
第１図は、本発明を実施したアクセス制御回路
を内蔵する複数個の宅内装置をバスにマルチ・ポ
イント接続した宅内施設の接続を示す図、第２図
は、第１図のバスを流れる信号の形式を示す図、
第３図は本発明を実施したアクセス制御回路の一
例の接続図、第４図は共用チヤネル空き検出手順
動作フロー図、第５図は本発明によるアクセス制
御回路に使用する送信バツフアの一例の接続構成
図、第６図は第５図に示す送信バツフアの動作フ
ロー図、第７図は第５図の送出バツフア２の読書
きサイクルのタイムチヤートである。 TE1〜TEi……宅内機器、BUR……受信バス、
BUＴ……送信バス、NT……宅内制御装置、Ｌ…
…加入者線、MPX，MPXT……多重化回路、
DMPX，DMPXT……分離回路、１……データ
送受信用LSI、２……送信バツフア、３……フレ
ーム送出開始・終了識別回路、４……送信制御回
路、５……衝突検出回路、６……回線空検出回
路、７……Ｉ／Ｏインタフエース回路、８……プ
ロセツサ（CPU）、９……メインメモリ（MM）、
１０……第１のセレクタ（SEL1）、１１……第２
のセレクタ（SEL2）、１２……プロセツサ・バ
ス、１３……レジスタ（REG1）、１４……送信
バツフアメモリ（SDBFM）、１５……レジスタ
（REG2）、１６……パラレル／シリアル変換
（Ｐ／Ｓ変換）回路、１７……書き込みポインタ
（IP；インポインタ）、１８……２→１セレクタ、
１９……読み出しポインタ（OP；アウトポイン
タ）、２０……マツチヤ−（MAT）、２１……加
算器（ADD）、２２……送信バイト数カウンタ
（SBC）、２３，２４，２５……＋１インクリメ
ンター、２６……３→１セレクタ。
を内蔵する複数個の宅内装置をバスにマルチ・ポ
イント接続した宅内施設の接続を示す図、第２図
は、第１図のバスを流れる信号の形式を示す図、
第３図は本発明を実施したアクセス制御回路の一
例の接続図、第４図は共用チヤネル空き検出手順
動作フロー図、第５図は本発明によるアクセス制
御回路に使用する送信バツフアの一例の接続構成
図、第６図は第５図に示す送信バツフアの動作フ
ロー図、第７図は第５図の送出バツフア２の読書
きサイクルのタイムチヤートである。 TE1〜TEi……宅内機器、BUR……受信バス、
BUＴ……送信バス、NT……宅内制御装置、Ｌ…
…加入者線、MPX，MPXT……多重化回路、
DMPX，DMPXT……分離回路、１……データ
送受信用LSI、２……送信バツフア、３……フレ
ーム送出開始・終了識別回路、４……送信制御回
路、５……衝突検出回路、６……回線空検出回
路、７……Ｉ／Ｏインタフエース回路、８……プ
ロセツサ（CPU）、９……メインメモリ（MM）、
１０……第１のセレクタ（SEL1）、１１……第２
のセレクタ（SEL2）、１２……プロセツサ・バ
ス、１３……レジスタ（REG1）、１４……送信
バツフアメモリ（SDBFM）、１５……レジスタ
（REG2）、１６……パラレル／シリアル変換
（Ｐ／Ｓ変換）回路、１７……書き込みポインタ
（IP；インポインタ）、１８……２→１セレクタ、
１９……読み出しポインタ（OP；アウトポイン
タ）、２０……マツチヤ−（MAT）、２１……加
算器（ADD）、２２……送信バイト数カウンタ
（SBC）、２３，２４，２５……＋１インクリメ
ンター、２６……３→１セレクタ。
Claims (1)
- １ 宅内制御装置を介したバスに複数の宅内機器
がマルチポイント接続され、該宅内機器全てが同
期して宅内制御装置とデータ送受を行い、各宅内
機器が呼制御用情報やユーザ情報の転送に利用す
る共用チヤネルをアクセスする際、宅内制御装置
から共用チヤネルの使用状態に関する情報をもと
に、アクセス制御を行う方式において、上記各宅
内機器は外部供給クロツクに同期してフレーム送
受信を行うHDLC（ハイレベルデータリンクコン
トロール）機能を有するシングルポイントアクセ
ス用データ送受信用LSIと、共用チヤネル空検出
回路と、衝突検出回路と、フレーム送出開始・終
了識別回路と、送信バツフアと、これら上記回路
からの情報をもとに送信を制御する送信制御回路
とを具備し、宅内機器がデータ送信時に、該宅内
機器の上記データ送受信用LSIが開始フラグに続
くデータフレームの先頭部（フラグとは異つたパ
ターン；アドレス部）を送出したことを上記フレ
ーム送出開始・終了識別回路で検出した時に、上
記共用チヤネル空検出回路で、空状態を検出して
いない場合には、該データ送受信用LSIへの送信
用クロツク供給をただちに停止し、データ送信を
待時させ、該待時状態で空状態を検出した場合に
は上記送信用クロツク供給をただちに開始し、デ
ータフレームの先頭（開始フラグ）より共用チヤ
ネルへの送信を開始するとともに、該データ送受
信用LSIが送信するデータを同時に送信バツフア
に開始フラグから書き込みを行うことにより、デ
ータ送信中に競合により衝突が生じた場合のデー
タ消失を防ぎ、衝突が生じたフレームに対して
は、ただちに共用チヤネルへのデータ送出を中止
するとともに、共用チヤネルが空きになつた直
後、上記送信バツフアより自律的に該データフレ
ームの再送を行うことを特徴とするマルチポイン
ト接続における宅内機器の共用チヤネルアクセス
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193094A JPS6085642A (ja) | 1983-10-15 | 1983-10-15 | マルチポイント接続における宅内機器の共用チヤネルアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193094A JPS6085642A (ja) | 1983-10-15 | 1983-10-15 | マルチポイント接続における宅内機器の共用チヤネルアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6085642A JPS6085642A (ja) | 1985-05-15 |
| JPH0153950B2 true JPH0153950B2 (ja) | 1989-11-16 |
Family
ID=16302128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58193094A Granted JPS6085642A (ja) | 1983-10-15 | 1983-10-15 | マルチポイント接続における宅内機器の共用チヤネルアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085642A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697763B2 (ja) * | 1987-07-29 | 1994-11-30 | 安藤電気株式会社 | Ｄチャネル競合制御試験方法 |
| JPH0697764B2 (ja) * | 1987-08-17 | 1994-11-30 | 安藤電気株式会社 | Ｄチャネル競合制御試験方法 |
-
1983
- 1983-10-15 JP JP58193094A patent/JPS6085642A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6085642A (ja) | 1985-05-15 |
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