JPH0149220B2 - - Google Patents
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- JPH0149220B2 JPH0149220B2 JP58235495A JP23549583A JPH0149220B2 JP H0149220 B2 JPH0149220 B2 JP H0149220B2 JP 58235495 A JP58235495 A JP 58235495A JP 23549583 A JP23549583 A JP 23549583A JP H0149220 B2 JPH0149220 B2 JP H0149220B2
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- JP
- Japan
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- circuit
- transmission
- transmitting
- data
- signal
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- 230000005540 biological transmission Effects 0.000 claims description 50
- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 8
- 230000008054 signal transmission Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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- Small-Scale Networks (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マルチポイントで構成される宅内系
の複数の端末に共用されるチヤネルのアクセス制
御に関し、HDLC（ハイレベルデータリンクコン
トロール）で規定されているフラグを用いた同期
機能を有するデータ送受信回路に共用チヤネルア
クセス制御回路を結合した時のマルチポイントア
クセス制御方式に関するものである。
の複数の端末に共用されるチヤネルのアクセス制
御に関し、HDLC（ハイレベルデータリンクコン
トロール）で規定されているフラグを用いた同期
機能を有するデータ送受信回路に共用チヤネルア
クセス制御回路を結合した時のマルチポイントア
クセス制御方式に関するものである。
技術の背景
従来、この種のマルチポイント構成での共用チ
ヤネルアクセス制御に関してデイジタル加入者系
においては、マルチポイントアクセス端末制御方
式はまだ確立されていない。この種マルチポイン
トアクセス端末制御方式を行う１例として第１図
に示すように、データ送受信回路１としてたとえ
ば汎用のデータ送受信用LSIを用いる場合が考え
られる。この場合データ送受信回路１を制御する
外部制御装置たとえば電子交換機のCPU６が、
信号送出時Ｉ／Ｏインタフエース５を介して、共
用チヤネルである信号チヤネルの空、塞りを検査
した後、空である場合に信号送信を開始する命令
を外部制御装置６がデータ送受信回路１に対して
行うことにより、データ送受信回路１から信号送
信を開始させる。また、塞りである場合には、外
部制御装置６は、Ｉ／Ｏインタフエース５を定期
的にルツクインし、空きになるまで待つてから信
号送信を開始する必要がある。なお第１図におい
て２はセレクタ、３は衝突回路、４は回線空検出
回路、TRDは送受信データ、RXＤはデータ受信
端子、TxDはデータ送信端子、CODは衝突検出、
Ｅはエコー、SRは信号受信、STは信号送信であ
り、これら相互の動作については後述する。
ヤネルアクセス制御に関してデイジタル加入者系
においては、マルチポイントアクセス端末制御方
式はまだ確立されていない。この種マルチポイン
トアクセス端末制御方式を行う１例として第１図
に示すように、データ送受信回路１としてたとえ
ば汎用のデータ送受信用LSIを用いる場合が考え
られる。この場合データ送受信回路１を制御する
外部制御装置たとえば電子交換機のCPU６が、
信号送出時Ｉ／Ｏインタフエース５を介して、共
用チヤネルである信号チヤネルの空、塞りを検査
した後、空である場合に信号送信を開始する命令
を外部制御装置６がデータ送受信回路１に対して
行うことにより、データ送受信回路１から信号送
信を開始させる。また、塞りである場合には、外
部制御装置６は、Ｉ／Ｏインタフエース５を定期
的にルツクインし、空きになるまで待つてから信
号送信を開始する必要がある。なお第１図におい
て２はセレクタ、３は衝突回路、４は回線空検出
回路、TRDは送受信データ、RXＤはデータ受信
端子、TxDはデータ送信端子、CODは衝突検出、
Ｅはエコー、SRは信号受信、STは信号送信であ
り、これら相互の動作については後述する。
従来技術と問題点
この種マルチポイントアクセス端末制御方式を
考えると、前記例示したように外部制御装置では
回線の空、塞りを検査する制御機能、たとえばソ
フトウエア制御などが必要であるとともに、共用
チヤネルが空きになつた直後に速やかに信号を送
信することができないため、信号が高速で転送さ
れる時には共用チヤネルへのアクセス優先度を制
御するための空きの長さに応じた信号フレーム送
信制御が困難であるとともに、空きを検出してか
ら、信号送信を開始する間に他の端末に信号チヤ
ネルを専有してしまう送信衝突の確率が高くなり
外部制御装置で再送制御等の負荷が大きくなるこ
とが避けられない。
考えると、前記例示したように外部制御装置では
回線の空、塞りを検査する制御機能、たとえばソ
フトウエア制御などが必要であるとともに、共用
チヤネルが空きになつた直後に速やかに信号を送
信することができないため、信号が高速で転送さ
れる時には共用チヤネルへのアクセス優先度を制
御するための空きの長さに応じた信号フレーム送
信制御が困難であるとともに、空きを検出してか
ら、信号送信を開始する間に他の端末に信号チヤ
ネルを専有してしまう送信衝突の確率が高くなり
外部制御装置で再送制御等の負荷が大きくなるこ
とが避けられない。
発明の目的
本発明はマルチポイントアクセス端末制御方式
に関する提案で、データ送受信回路に共用チヤネ
ルアクセス制御用の回路を付加し、この回路によ
り、外部制御装置が介在することなしに共用チヤ
ネルへの信号送信の開始、中止を制御するように
したものであり、その目的は、共用チヤネルアク
セス制御の高速化と既存の専用チヤネルアクセス
用のデータ送受信回路を用いてマルチポイント構
成での共用チヤネルアクセスを実現するマルチポ
イントアクセス端末制御方式を提供するにある。
以下図面について詳細に説明する。
に関する提案で、データ送受信回路に共用チヤネ
ルアクセス制御用の回路を付加し、この回路によ
り、外部制御装置が介在することなしに共用チヤ
ネルへの信号送信の開始、中止を制御するように
したものであり、その目的は、共用チヤネルアク
セス制御の高速化と既存の専用チヤネルアクセス
用のデータ送受信回路を用いてマルチポイント構
成での共用チヤネルアクセスを実現するマルチポ
イントアクセス端末制御方式を提供するにある。
以下図面について詳細に説明する。
発明の実施例
第２図は、本発明の実施例であつて第１図と同
じ符号は同じ部分を示す。８はフラグ同期及び
CRCによる誤り検査機能を有するデータ送受信
回路でたとえばHDLC用のデータ送受信用LSI、
９は８ビツトレジスタ（SREG）、１０はフラグ
パターン（“01111110”）とシフトレジスタ９から
出力される８ビツトパターンを比較するマツチヤ
ー、２はセレクタ（SEL）でたとえば通常の２
（入力）→１（出力）セレクタ、３は衝突検出回路
で、たとえば送信ビツトと戻つてくるエコービツ
トのexclusive OR論理をとる論理回路で構成さ
れる。４は回線空検出回路、１３は送信制御回路
で、いずれもたとえばエコービツトのall１の状
態を連続して数えるカウンタと、該カウンタ値と
回線空き状態を示す比較値との比較を行う比較器
から構成される。５はＩ／Ｏインタフエース、１
６は外部制御装置で、たとえば電子交換機の
CPUである。
じ符号は同じ部分を示す。８はフラグ同期及び
CRCによる誤り検査機能を有するデータ送受信
回路でたとえばHDLC用のデータ送受信用LSI、
９は８ビツトレジスタ（SREG）、１０はフラグ
パターン（“01111110”）とシフトレジスタ９から
出力される８ビツトパターンを比較するマツチヤ
ー、２はセレクタ（SEL）でたとえば通常の２
（入力）→１（出力）セレクタ、３は衝突検出回路
で、たとえば送信ビツトと戻つてくるエコービツ
トのexclusive OR論理をとる論理回路で構成さ
れる。４は回線空検出回路、１３は送信制御回路
で、いずれもたとえばエコービツトのall１の状
態を連続して数えるカウンタと、該カウンタ値と
回線空き状態を示す比較値との比較を行う比較器
から構成される。５はＩ／Ｏインタフエース、１
６は外部制御装置で、たとえば電子交換機の
CPUである。
第３図は本回路構成による共用チヤネルへの同
時データ送出による衝突を許容する方式を説明す
る図である。
時データ送出による衝突を許容する方式を説明す
る図である。
第３図に示すように、複数の端末TE1〜TEiの
同時データ送出による衝突を許容するアクセス方
式の例で、Ｄはデータ、Ｂは情報チヤネル、DR，
DTはそれぞれ受信、送信信号チヤネル、Ｅはエ
コービツトであり、各端末での共用チヤネルであ
る信号チヤネル（Ｄチヤネル）の空は、親装置で
ある網終端装置NT１から返送される各端末の送
出ビツトをバス上で論理積をとつた複製ビツト
（エコービツトＥ）の連続した“１”の値を一定
数カウント（送信優先度により値が異なる。通常
８〜11）することにより検出する。また、衝突検
出（COD）は、送信したビツトとエコービツト
との照合を行い、不一致の時衝突とみなす方式を
採る。第３図でＬは加入者線、MUは多重回路、
DVは分離回路、Coは比較回路、Buはバツフア
を示す。なおエコービツトＥはＥ＝D1∧…Ｄ∧
Doでバス上のwired−AND機能で実現する。
同時データ送出による衝突を許容するアクセス方
式の例で、Ｄはデータ、Ｂは情報チヤネル、DR，
DTはそれぞれ受信、送信信号チヤネル、Ｅはエ
コービツトであり、各端末での共用チヤネルであ
る信号チヤネル（Ｄチヤネル）の空は、親装置で
ある網終端装置NT１から返送される各端末の送
出ビツトをバス上で論理積をとつた複製ビツト
（エコービツトＥ）の連続した“１”の値を一定
数カウント（送信優先度により値が異なる。通常
８〜11）することにより検出する。また、衝突検
出（COD）は、送信したビツトとエコービツト
との照合を行い、不一致の時衝突とみなす方式を
採る。第３図でＬは加入者線、MUは多重回路、
DVは分離回路、Coは比較回路、Buはバツフア
を示す。なおエコービツトＥはＥ＝D1∧…Ｄ∧
Doでバス上のwired−AND機能で実現する。
上記アクセス制御方式の前提をもとに、第２図
の回路の動作について説明する。
の回路の動作について説明する。
８のデータ送受信回路は、外部制御装置１６の
上位CPUの指示に従いフレームの送受信を外部
制御装置１６のメモリとの間でダイレクトメモリ
アクセス（DMA）により開始し、送信と受信は
各々独立に行われる。また、データ送受信回路８
は、フレーム送信を行つていない間は、“空”で
あることを示すため、TxD端子からは、all“１”
を送出する。なお送信は、TXＣ端子から入力さ
れる外部クロツク（ｐ）に同期して行われる。外
部制御回路１６の上位CPUの指示により、フレ
ーム送信が起動されると、データ送受信回路８の
データ送信端子TXＤ端子より開始フラグ
（“01111110”）からフレームが送出される。デー
タ送受信回路８が開始フラグ８ビツト分送出した
時、これを蓄えるシフトレジスタ９のパラレル出
力とフラグパターンFP“01111110”が10のマツチ
ヤーにより一致と見なされ、この旨を１３の送信
制御回路に伝える。１３の送信制御回路では、前
記マツチヤー１０のフラグパターン検出により、
４の回線空検出回路に対してデータ送信要求を出
す。４の回線空検出回路では、このデータ送信要
求が出された時点で、回線が空の場合には、１３
の送信制御回路に対してデータ送信可を出し、送
信制御回路１３は送信待（SDW）の指示を８の
データ送受信回路に対して行わない。このため、
データ送受信回路８のTXＣの外部クロツク供給
端子からのクロツク供給が続行されるため、デー
タ送受信回路８は開始フラグに続くデータを送信
する。送信制御回路１３が回線空検出回路４に対
してデータ送信要求を出したが、回線が塞りの場
合には、１３の送信制御回路にデータ送信可が出
力されないため、送信制御回路１３は送信待
（SDW）の指示を行い、データ送受信回路８の外
部クロツク供給端子TXＣへの外部クロツク供給
を中止させる。これにより、データ送受信回路８
は開始フラグ送出直後の状態（“０”の送出状態）
になり、後続のデータの送信を中止させる。この
状態は、回線が空になり、４の回線空検出回路で
空状態を検出し、送信制御回路１３に対してデー
タ送信可を出すことにより、送信待（SDW）が
解除され外部クロツク供給端子TXＣへのクロツ
ク供給が再開されることにより解除され、データ
送受信回路８が自律的に後続データを送信開始す
る。送信待（SDW）の状態では、開始フラグが
９のシフトレジスタに蓄えられており、信号チヤ
ネルにはセレクタ２により“１”の連続が送出さ
れており、送信待解除により、信号チヤネルには
開始フラグよりフレームが送出される。
上位CPUの指示に従いフレームの送受信を外部
制御装置１６のメモリとの間でダイレクトメモリ
アクセス（DMA）により開始し、送信と受信は
各々独立に行われる。また、データ送受信回路８
は、フレーム送信を行つていない間は、“空”で
あることを示すため、TxD端子からは、all“１”
を送出する。なお送信は、TXＣ端子から入力さ
れる外部クロツク（ｐ）に同期して行われる。外
部制御回路１６の上位CPUの指示により、フレ
ーム送信が起動されると、データ送受信回路８の
データ送信端子TXＤ端子より開始フラグ
（“01111110”）からフレームが送出される。デー
タ送受信回路８が開始フラグ８ビツト分送出した
時、これを蓄えるシフトレジスタ９のパラレル出
力とフラグパターンFP“01111110”が10のマツチ
ヤーにより一致と見なされ、この旨を１３の送信
制御回路に伝える。１３の送信制御回路では、前
記マツチヤー１０のフラグパターン検出により、
４の回線空検出回路に対してデータ送信要求を出
す。４の回線空検出回路では、このデータ送信要
求が出された時点で、回線が空の場合には、１３
の送信制御回路に対してデータ送信可を出し、送
信制御回路１３は送信待（SDW）の指示を８の
データ送受信回路に対して行わない。このため、
データ送受信回路８のTXＣの外部クロツク供給
端子からのクロツク供給が続行されるため、デー
タ送受信回路８は開始フラグに続くデータを送信
する。送信制御回路１３が回線空検出回路４に対
してデータ送信要求を出したが、回線が塞りの場
合には、１３の送信制御回路にデータ送信可が出
力されないため、送信制御回路１３は送信待
（SDW）の指示を行い、データ送受信回路８の外
部クロツク供給端子TXＣへの外部クロツク供給
を中止させる。これにより、データ送受信回路８
は開始フラグ送出直後の状態（“０”の送出状態）
になり、後続のデータの送信を中止させる。この
状態は、回線が空になり、４の回線空検出回路で
空状態を検出し、送信制御回路１３に対してデー
タ送信可を出すことにより、送信待（SDW）が
解除され外部クロツク供給端子TXＣへのクロツ
ク供給が再開されることにより解除され、データ
送受信回路８が自律的に後続データを送信開始す
る。送信待（SDW）の状態では、開始フラグが
９のシフトレジスタに蓄えられており、信号チヤ
ネルにはセレクタ２により“１”の連続が送出さ
れており、送信待解除により、信号チヤネルには
開始フラグよりフレームが送出される。
なお、第２図は（第１図と同様に）複数の端末
からの同時送信による衝突が起り得るアクセス制
御方式を採り、フレーム送信中は送信したビツト
と網終端装置から返送される複製ビツト（エコー
ビツトＥ）との比較照合を行い、不一致の時はた
だちにフレーム送信を中止するとともに、割込み
等の手段を設け外部制御装置にその旨を伝え、該
送信フレームの再送を行う必要がある。
からの同時送信による衝突が起り得るアクセス制
御方式を採り、フレーム送信中は送信したビツト
と網終端装置から返送される複製ビツト（エコー
ビツトＥ）との比較照合を行い、不一致の時はた
だちにフレーム送信を中止するとともに、割込み
等の手段を設け外部制御装置にその旨を伝え、該
送信フレームの再送を行う必要がある。
以上述べたように、本発明はデータ送受信回路
に、たとえば汎用の安価なデータ送受信用LSIを
用いた場合、データ送受信用LSIの送信用クロツ
クを止めるというイリーガルな制御に特徴があ
る。
に、たとえば汎用の安価なデータ送受信用LSIを
用いた場合、データ送受信用LSIの送信用クロツ
クを止めるというイリーガルな制御に特徴があ
る。
発明の効果
以上説明したように、本発明によりバス等を用
いてマルチポイント接続される端末の共用チヤネ
ルへのアクセス制御を既存の専用チヤネルアクセ
ス用のデータ送受信用LSIと簡単な付加回路を用
いて実現できるため、サービス統合デイジタル網
（ISDN：Integrated Survices Digital
Network）におけるユーザ／網インタフエース
におけるバスを用いたマルチポイント構成で共用
される信号チヤネルアクセスに本発明を適用する
ことにより、インタフエースの電話や複数の非電
話宅内機器による共用を容易に実現できるという
利点がある。
いてマルチポイント接続される端末の共用チヤネ
ルへのアクセス制御を既存の専用チヤネルアクセ
ス用のデータ送受信用LSIと簡単な付加回路を用
いて実現できるため、サービス統合デイジタル網
（ISDN：Integrated Survices Digital
Network）におけるユーザ／網インタフエース
におけるバスを用いたマルチポイント構成で共用
される信号チヤネルアクセスに本発明を適用する
ことにより、インタフエースの電話や複数の非電
話宅内機器による共用を容易に実現できるという
利点がある。
第１図は考えられるマルチポイントアクセス制
御機能を実現する回路例の機能ブロツク図、第２
図は本発明のマルチポイントアクセス制御機能を
実現する回路の一実施例の機能ブロツク図、第３
図は第１図及び第２図での共用チヤネルへの同時
データ送出による衝突を許容する方式を示した図
である。 １，８……データ送受信回路、２……セレク
タ、３……衝突検出回路、４……回線空検出回
路、５……Ｉ／Ｏインタフエース回路、６，１６
……外部制御装置、９……シフトレジスタ、１０
……マツチヤー、TRD……送受信データ、COD
……衝突検出、SR……信号受信、ST……信号送
信、Ｄ……データ、Ｂ……情報チヤネル、DR…
…受信信号チヤネル、DT……送信信号チヤネル、
Ｌ……加入者線、MU……多重回路、DV……分
離回路、Co……比較回路、Bu……バツフア。
御機能を実現する回路例の機能ブロツク図、第２
図は本発明のマルチポイントアクセス制御機能を
実現する回路の一実施例の機能ブロツク図、第３
図は第１図及び第２図での共用チヤネルへの同時
データ送出による衝突を許容する方式を示した図
である。 １，８……データ送受信回路、２……セレク
タ、３……衝突検出回路、４……回線空検出回
路、５……Ｉ／Ｏインタフエース回路、６，１６
……外部制御装置、９……シフトレジスタ、１０
……マツチヤー、TRD……送受信データ、COD
……衝突検出、SR……信号受信、ST……信号送
信、Ｄ……データ、Ｂ……情報チヤネル、DR…
…受信信号チヤネル、DT……送信信号チヤネル、
Ｌ……加入者線、MU……多重回路、DV……分
離回路、Co……比較回路、Bu……バツフア。
Claims (1)
- １ 複数の端末装置が一つの親装置にバスを介し
てマルチポイント接続され、該端末装置から親装
置へ、該端末装置に共通に設けた信号チヤネルに
特定パターンを構成するフラグパターンのフラグ
で区切られたフレームによりユーザ情報や呼制御
信号を送出し、該端末装置は親装置から受信する
該信号チヤネルの使用状態に関する情報をもとに
該ユーザ情報や呼制御信号の送出開始、中止を行
うデイジタル加入者系のマルチポイントアクセス
端末制御方式において、前記端末装置は、前記フ
ラグで区切られたフレームにより前記各情報を送
受する機能を有し、かつ外部から供給する送信タ
イミング信号に同期して該フレームの情報を送出
するデータ送受信回路と、該送受信回路の送信デ
ータ列を少なくとも前記フラグパターンのビツト
長蓄積するシフトレジスタと、該データ送受信回
路の送信データ列より該フラグパターンを検出す
るフラグ検出回路と、該親装置から受信するチヤ
ネル使用状態を表示する情報により信号チヤネル
の空、塞りを検出する回線空検出回路とを備えて
なり、前記信号チヤネルが塞りの状態で前記フレ
ームの先頭のフラグを検出したとき前記データ送
受信回路へ送信タイミング信号の供給を停止し、
該信号チヤネルが空きの状態になつたとき該送信
タイミングを供給するとともに、該信号チヤネル
への送出信号は該データ送受信回路の送出フレー
ムを前記シフトレジスタを介して送信することを
特徴とするマルチポイントアクセス端末制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235495A JPS60127842A (ja) | 1983-12-14 | 1983-12-14 | マルチポイントアクセス端末制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235495A JPS60127842A (ja) | 1983-12-14 | 1983-12-14 | マルチポイントアクセス端末制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60127842A JPS60127842A (ja) | 1985-07-08 |
| JPH0149220B2 true JPH0149220B2 (ja) | 1989-10-24 |
Family
ID=16986878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235495A Granted JPS60127842A (ja) | 1983-12-14 | 1983-12-14 | マルチポイントアクセス端末制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60127842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0617721U (ja) * | 1992-02-06 | 1994-03-08 | 秀夫 秋月 | 耳栓付きアイマスク |
-
1983
- 1983-12-14 JP JP58235495A patent/JPS60127842A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0617721U (ja) * | 1992-02-06 | 1994-03-08 | 秀夫 秋月 | 耳栓付きアイマスク |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60127842A (ja) | 1985-07-08 |
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