JPS6358567A - 直列インタフエ−スバス方式 - Google Patents
直列インタフエ−スバス方式Info
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- JPS6358567A JPS6358567A JP61203023A JP20302386A JPS6358567A JP S6358567 A JPS6358567 A JP S6358567A JP 61203023 A JP61203023 A JP 61203023A JP 20302386 A JP20302386 A JP 20302386A JP S6358567 A JPS6358567 A JP S6358567A
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- 230000002457 bidirectional effect Effects 0.000 claims abstract description 63
- 230000005540 biological transmission Effects 0.000 claims abstract description 26
- 230000010365 information processing Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 8
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 101150069124 RAN1 gene Proteins 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は直列インタフェースバス方式に関し。
特に１本の双方向シリアルデータ線に接続されたクロッ
ク信号を供給する１個の主情報処理部を含む複数個の情
報処理部相互間でデータの伝送を行う直列インタフェー
スバス方式に関ｆる。
ク信号を供給する１個の主情報処理部を含む複数個の情
報処理部相互間でデータの伝送を行う直列インタフェー
スバス方式に関ｆる。
小形あるいは携帯形のディジタル機器においては、１本
の双方向シリアルデータ線にクロック信号発生器を含む
１個の主情報処理部（マスクＣＰＵと記す）と、このマ
スタＣＰＵからのクロック信号で作動する複数個の従属
情報処理部（スレーブＣＰＵと記す）を接続し、主また
は従属情報処理部（ＣＰＵと記す）相互間でデータの伝
送を行い、そのデータ伝送の制御を上述のマスクＣＰＵ
が集中して行い、８喪なときのみ各ＣＰＵを作動させる
構成とした直列インタフェースバス方式が使用されてい
る。
の双方向シリアルデータ線にクロック信号発生器を含む
１個の主情報処理部（マスクＣＰＵと記す）と、このマ
スタＣＰＵからのクロック信号で作動する複数個の従属
情報処理部（スレーブＣＰＵと記す）を接続し、主また
は従属情報処理部（ＣＰＵと記す）相互間でデータの伝
送を行い、そのデータ伝送の制御を上述のマスクＣＰＵ
が集中して行い、８喪なときのみ各ＣＰＵを作動させる
構成とした直列インタフェースバス方式が使用されてい
る。
第５図は従来の直列インタフェースバス方式の一構成例
を示すブロック図である。第５図に示すように、マスタ
ＣＰＵ５とスｔ、−プＣＰＵ５ａ。
を示すブロック図である。第５図に示すように、マスタ
ＣＰＵ５とスｔ、−プＣＰＵ５ａ。
６ｂ〜６ｎは双方向にデータを伝送できる１本の双方向
シリアルデータ線１０４に接続されており。
シリアルデータ線１０４に接続されており。
マスタＣＰＵ５から各スレーブＣＰＵにクロック信号を
供給するクロック信号線１０５ａ 、１０５ｂ〜１０５
ｎと、各スレーブＣＰＵからのデータの送信要求をマス
クＣＰＵ５に伝達する発信要求線１０６ａ、１０６ｂ〜
１０６ｎとが設けられ。
供給するクロック信号線１０５ａ 、１０５ｂ〜１０５
ｎと、各スレーブＣＰＵからのデータの送信要求をマス
クＣＰＵ５に伝達する発信要求線１０６ａ、１０６ｂ〜
１０６ｎとが設けられ。
各ＣＰＵ間のデータの伝送は次のようにして行われる。
スレーブＣＰＵ６ａから他のスレーブＣＰＵ６ｂにデー
タ伝送を行う場合、まず要求信号が発信要求線１０６ａ
を通じてマスクＣＰＵ５に伝えられ、これを受けたマス
クＣＰＵ５はクロック信号線１０５ａでクロック信号を
スレーブＣＰＵ６ ａに供給する。スレーブＣＰＵ６ａ
はクロック信号を受信するとデータ着信先のスレーブＣ
ＰＵ６ｂの識別符号を双方向シリアルデータ線１０４で
マスタＣＰＵ５に送出する。これを受けたマスタＣＰＵ
５ｒｉ、着信先ＣＰＵ６ ｂに対してクロック信号をク
ロック信号線１０５ｂで供給する。このクロック信号を
受信したスレーブＣＰＵ６ｂは応答信号を双方向シリア
ルデータ線１０４に送出し受信待機状態となる。この応
答信号を受信したスレーブＣＰＵ６ａはデータを双方向
シリアルデータ線１０４に送信してスレーブＣＰＵ６ｂ
からスレーブＣＰＵ６ｎへのデータ伝送が行われる。
タ伝送を行う場合、まず要求信号が発信要求線１０６ａ
を通じてマスクＣＰＵ５に伝えられ、これを受けたマス
クＣＰＵ５はクロック信号線１０５ａでクロック信号を
スレーブＣＰＵ６ ａに供給する。スレーブＣＰＵ６ａ
はクロック信号を受信するとデータ着信先のスレーブＣ
ＰＵ６ｂの識別符号を双方向シリアルデータ線１０４で
マスタＣＰＵ５に送出する。これを受けたマスタＣＰＵ
５ｒｉ、着信先ＣＰＵ６ ｂに対してクロック信号をク
ロック信号線１０５ｂで供給する。このクロック信号を
受信したスレーブＣＰＵ６ｂは応答信号を双方向シリア
ルデータ線１０４に送出し受信待機状態となる。この応
答信号を受信したスレーブＣＰＵ６ａはデータを双方向
シリアルデータ線１０４に送信してスレーブＣＰＵ６ｂ
からスレーブＣＰＵ６ｎへのデータ伝送が行われる。
上述したように、従来の直列インタフェースバス方式で
はマスタＣＰＵからデータ着信先のスレーブＣＰＵを指
定しクロック信号を供給するための個別のクロック信号
線と、各スレーブＣＰＵからマスタＣＰＵに発信要求を
伝達するための発信要求線とが各スレーブＣＰＵごとに
設けられており、スレーブＣＰＵの数が増えると制御線
の数が増加するという問題点がある。
はマスタＣＰＵからデータ着信先のスレーブＣＰＵを指
定しクロック信号を供給するための個別のクロック信号
線と、各スレーブＣＰＵからマスタＣＰＵに発信要求を
伝達するための発信要求線とが各スレーブＣＰＵごとに
設けられており、スレーブＣＰＵの数が増えると制御線
の数が増加するという問題点がある。
本発明の目的は、スレーブＣＰＵの数にかかわらず制御
線の数が変わらず、少ない制御線数で１個のマスクＣＰ
Ｕと複数個のスレーブＣＰＵ、！−の各ＣＰＵ相互間の
データ伝送を支障なく行える直列インタフェースバス方
式を提供することである。
線の数が変わらず、少ない制御線数で１個のマスクＣＰ
Ｕと複数個のスレーブＣＰＵ、！−の各ＣＰＵ相互間の
データ伝送を支障なく行える直列インタフェースバス方
式を提供することである。
本発明の直列インタフェースバス方式は、クロック信号
発生器を含む１個の主情報処理部とこの主情報処理部か
ら１本の共通クロック信号線でクロック信号を受信して
作動する複数個の従属情報処理部とが各１本の双方向シ
リアルデータ線および双方向ビジー制御線にそれぞれワ
イヤードオア接続され、データを発信しようとする前記
主または従属の各情報処理部は前記双方向ビジー制御線
が非ビジー状態であることを確認してから前記双方向ビ
ジー制御線をビジー状態に反転させ、＠足取方向ビジー
制御線がビジー状態となシクロツク信号が供給されると
発信元および着信先が識別できる識別コードを前記双方
向シリアルデータ線に送出し、前記双方向シリアルデー
タ線から同時に受信した前記識別コードが自己の送出し
た前記識別コードと同一であることを確認したのち前記
データを前記双方向シリアルデータ線に送出し、受信し
た前記識別コードが自己の送出した前記識別コードと相
違したときあらかじめ定められた手順に従って前記双方
向ビジー制御線を一たん非ビジー状態に戻したのち直ち
に前記双方向ビジー制御線の状態を検出して上記発信動
作を繰返し、常時前記双方向ビジー制御線の状態を監視
して待機している前記主および従属の各情報処理部は前
記双方向ビジー制御線がビジー状態となシクロヅク信号
が供給されると前記双方向シリアルデータ線に送出され
た前記識別コードを受信し、前記識別コードの着づｇ先
が自己のものであれば、前記識別コードに続いて送信さ
れる前記データを前記双方向ビジー制御線が非ビジー状
態になるまで継続して受信し、前記識別コードの着信先
が自己のものでないときは以後の受信を停止し、前記双
方向ビジー制御線が非ビジー状態となったとき待機状態
に戻るように構成されている。
発生器を含む１個の主情報処理部とこの主情報処理部か
ら１本の共通クロック信号線でクロック信号を受信して
作動する複数個の従属情報処理部とが各１本の双方向シ
リアルデータ線および双方向ビジー制御線にそれぞれワ
イヤードオア接続され、データを発信しようとする前記
主または従属の各情報処理部は前記双方向ビジー制御線
が非ビジー状態であることを確認してから前記双方向ビ
ジー制御線をビジー状態に反転させ、＠足取方向ビジー
制御線がビジー状態となシクロツク信号が供給されると
発信元および着信先が識別できる識別コードを前記双方
向シリアルデータ線に送出し、前記双方向シリアルデー
タ線から同時に受信した前記識別コードが自己の送出し
た前記識別コードと同一であることを確認したのち前記
データを前記双方向シリアルデータ線に送出し、受信し
た前記識別コードが自己の送出した前記識別コードと相
違したときあらかじめ定められた手順に従って前記双方
向ビジー制御線を一たん非ビジー状態に戻したのち直ち
に前記双方向ビジー制御線の状態を検出して上記発信動
作を繰返し、常時前記双方向ビジー制御線の状態を監視
して待機している前記主および従属の各情報処理部は前
記双方向ビジー制御線がビジー状態となシクロヅク信号
が供給されると前記双方向シリアルデータ線に送出され
た前記識別コードを受信し、前記識別コードの着づｇ先
が自己のものであれば、前記識別コードに続いて送信さ
れる前記データを前記双方向ビジー制御線が非ビジー状
態になるまで継続して受信し、前記識別コードの着信先
が自己のものでないときは以後の受信を停止し、前記双
方向ビジー制御線が非ビジー状態となったとき待機状態
に戻るように構成されている。
次に図面を参照し実施例に基いて本発明の詳細な説明す
る。
る。
第１図は本発明の一実施例のシステム構成を示すブロッ
ク図、第２図は各スレーブＣＰＵの送信動作の流ｎ図、
第３図は各バス線路の信号のタイミング図、第４図は各
スレーブＣＰＵの受信動作の流れ図である６ 第１図に示すように、クロック信号発生益を含むマスタ
ＣＰＵ１及びマスタＣＰＵＩからのクロック信号で動作
するスレーブＣＰＵ２ａ、２１〕〜２ｎｒｉ、それぞれ
双方向シリアルデータ鞄１０１゜共通クロック信号１１
０２．双方向ビジー制御線Ｉｆ）３の各バス線路に共通
に接続されている。各バス線路はプルアップ抵抗３を介
して正の電源に接続され、又、各ＣＰＵの送信出力はそ
れぞれオープンコレクタインバータ４を介し各ハスｉＭ
Ｋ接続されており、各ＣＰＵの送信出力のいずれか一つ
がＩｌｌとなるとバス線路がＬレベルとなるワイヤード
オア接続となっている。
ク図、第２図は各スレーブＣＰＵの送信動作の流ｎ図、
第３図は各バス線路の信号のタイミング図、第４図は各
スレーブＣＰＵの受信動作の流れ図である６ 第１図に示すように、クロック信号発生益を含むマスタ
ＣＰＵ１及びマスタＣＰＵＩからのクロック信号で動作
するスレーブＣＰＵ２ａ、２１〕〜２ｎｒｉ、それぞれ
双方向シリアルデータ鞄１０１゜共通クロック信号１１
０２．双方向ビジー制御線Ｉｆ）３の各バス線路に共通
に接続されている。各バス線路はプルアップ抵抗３を介
して正の電源に接続され、又、各ＣＰＵの送信出力はそ
れぞれオープンコレクタインバータ４を介し各ハスｉＭ
Ｋ接続されており、各ＣＰＵの送信出力のいずれか一つ
がＩｌｌとなるとバス線路がＬレベルとなるワイヤード
オア接続となっている。
次に、第２図に従ってスレーブＣＰＵ２ｂからスレーブ
２ｎへのデータ伝送手順を説明する。データ発信要求の
あるスレーブＣＰＵ２ ｂは、まず（Ａ）双方向ビジー
制御線１０３の状態をチェックし、ビジー状態（Ｌレベ
ル）か非ビジー状態（Ｈレベル）かを検出し、（Ｂ）非
ビジー状態であれば双方向ビジー制御線１０３の状態を
反転してビジー状態とし、ビジー状態でるれば非ビジー
状態となるまで待機する。双方向ビジー制御縁１０３が
ビジー状態となるとマスクＣＰＵＩからクロック信号が
送られるのでこれを受信し、（Ｃ）発信元ＣＰＵ（スレ
ーブＣＰＵ２ ｂ ）の識別符号と着信先ＣＰＵ（スレ
ーブＣＰＵ２ ｎ ）の識別符号とを含む識別コード（
ＩＤコードと記す）を双方向シリアルデータ線１０１に
送出する。これと同時に双方向シリアルデータ線１０１
の信号を受信し、（Ｄ）受信したＩＤコードが自分が送
信したＩＤコードと一致するか否かをチェックする。
２ｎへのデータ伝送手順を説明する。データ発信要求の
あるスレーブＣＰＵ２ ｂは、まず（Ａ）双方向ビジー
制御線１０３の状態をチェックし、ビジー状態（Ｌレベ
ル）か非ビジー状態（Ｈレベル）かを検出し、（Ｂ）非
ビジー状態であれば双方向ビジー制御線１０３の状態を
反転してビジー状態とし、ビジー状態でるれば非ビジー
状態となるまで待機する。双方向ビジー制御縁１０３が
ビジー状態となるとマスクＣＰＵＩからクロック信号が
送られるのでこれを受信し、（Ｃ）発信元ＣＰＵ（スレ
ーブＣＰＵ２ ｂ ）の識別符号と着信先ＣＰＵ（スレ
ーブＣＰＵ２ ｎ ）の識別符号とを含む識別コード（
ＩＤコードと記す）を双方向シリアルデータ線１０１に
送出する。これと同時に双方向シリアルデータ線１０１
の信号を受信し、（Ｄ）受信したＩＤコードが自分が送
信したＩＤコードと一致するか否かをチェックする。
これｒｉ複数のＣＰＵから同時に発信要求があった場合
の混信を防止するためであシ、各ＣＰＵの識別符号と他
のＣＰＵの識別符号との論理和が元のＣＰＵの識別符号
と一致しないように選定しておけば、ＩＤコードが一致
すれば発信要求の重複がなかったことになるので、（Ｅ
）送信しようとするデータを双方向シリアルデータ線１
０１に送信し、送信が終了すれば双方向ビジー制御線１
０３を非ビジー状態に戻しデータの送信動作が終了する
。
の混信を防止するためであシ、各ＣＰＵの識別符号と他
のＣＰＵの識別符号との論理和が元のＣＰＵの識別符号
と一致しないように選定しておけば、ＩＤコードが一致
すれば発信要求の重複がなかったことになるので、（Ｅ
）送信しようとするデータを双方向シリアルデータ線１
０１に送信し、送信が終了すれば双方向ビジー制御線１
０３を非ビジー状態に戻しデータの送信動作が終了する
。
第３図はこの間の各バス線路の信号のタイピング関係を
示しており、双方向ビジー制＃線１０３がＨレベルから
Ｌレベルになルトマ、ｘ、 タＣＰ Ｕ １からクロッ
ク信号が送出され、このクロック信号によりＩＤコード
とデータが送られる。データ信号が終了すると双方向ビ
ジー制御線１０３がＨレベルとなυ、クロック信号が停
止される。
示しており、双方向ビジー制＃線１０３がＨレベルから
Ｌレベルになルトマ、ｘ、 タＣＰ Ｕ １からクロッ
ク信号が送出され、このクロック信号によりＩＤコード
とデータが送られる。データ信号が終了すると双方向ビ
ジー制御線１０３がＨレベルとなυ、クロック信号が停
止される。
一方、各ＣＰＵの識別符号が上述したように選定されて
いるとすれば、ＩＤコードが一致しなかった場合は他の
ＣＰＵから同時に発信要求があり共通のクロック信号に
応じて別のＩＤコードが同時に送出されたことを意味す
るから、再び第２図を参照して、（Ｆ）受傷したＩＤコ
ードの発信元識別符号と自己の瞳側符号とを比較するこ
とにより、重複して発信要求のあった他のＣＰＵが自己
よりも発信優先権を持つＣＰＵであるか否か全判断し、
自己に発信優先権のある場合には、（Ｇ）双方向ビジー
制ｉ＃線１０３を一たん非ビジー状態としたのち直ちに
（Ａ）のステヅプに戻って双方向ビジー制御線１０３を
ビジー状態として再度よりコードを送信する。これと逆
に相手が自己より発信優先権の読いＣＰＵである場合に
は、（Ｈ）双方向ビジー制御縁１０３に送出していたビ
ジー状態制御信号を断としたのち、一定時間経過してか
ら（Ａ）に戻υ、他のＣＰＵの送信が終了して双方向ビ
ジー制御線１０３が非ビジー状態になるのを待って改め
て発信要求を行う。なお、優先権のあるＣＰＵが二度目
の送信を行うときに、前回とは別のＣＰＵの発信要求と
再度衝突しないためには、双方向ビジー制御縁１０３が
ＬレベルからＨレベルとなってから発信要求信号を出す
までの時間を通常の発信要求のときｒｉ優先権のあるＣ
ＰＵの再発信の場合よシ長くなるように設定しておけば
よい。
いるとすれば、ＩＤコードが一致しなかった場合は他の
ＣＰＵから同時に発信要求があり共通のクロック信号に
応じて別のＩＤコードが同時に送出されたことを意味す
るから、再び第２図を参照して、（Ｆ）受傷したＩＤコ
ードの発信元識別符号と自己の瞳側符号とを比較するこ
とにより、重複して発信要求のあった他のＣＰＵが自己
よりも発信優先権を持つＣＰＵであるか否か全判断し、
自己に発信優先権のある場合には、（Ｇ）双方向ビジー
制ｉ＃線１０３を一たん非ビジー状態としたのち直ちに
（Ａ）のステヅプに戻って双方向ビジー制御線１０３を
ビジー状態として再度よりコードを送信する。これと逆
に相手が自己より発信優先権の読いＣＰＵである場合に
は、（Ｈ）双方向ビジー制御縁１０３に送出していたビ
ジー状態制御信号を断としたのち、一定時間経過してか
ら（Ａ）に戻υ、他のＣＰＵの送信が終了して双方向ビ
ジー制御線１０３が非ビジー状態になるのを待って改め
て発信要求を行う。なお、優先権のあるＣＰＵが二度目
の送信を行うときに、前回とは別のＣＰＵの発信要求と
再度衝突しないためには、双方向ビジー制御縁１０３が
ＬレベルからＨレベルとなってから発信要求信号を出す
までの時間を通常の発信要求のときｒｉ優先権のあるＣ
ＰＵの再発信の場合よシ長くなるように設定しておけば
よい。
上述したよりな後先順位の判定のできるＩＤコードとし
ては１例えば４個のＣＰＵの識別符号を各４ビツトで構
成し１発信優先権の順に第１〜第４の各ビットを１１１
とし他のすべてのビ・ントを１０１とした識別符号を用
いればよい。すなわち。
ては１例えば４個のＣＰＵの識別符号を各４ビツトで構
成し１発信優先権の順に第１〜第４の各ビットを１１１
とし他のすべてのビ・ントを１０１とした識別符号を用
いればよい。すなわち。
受信したＩＤコードの発信元識別符号に自己の識別符号
の１１１の位置よりも上位のビ、ソトに１１１があれば
衝突した相手のＣＰＵの優先順位は自己よりも高く、自
己の踵別符号の１１１よシも下位のビｌトに“Ｉ″があ
れば相手のＣＰＵの優先順位は自己よりも低いことが容
易に判別できる。この判別方法によって再発信を行えば
、再発信までの時間を優先順位に応じてあらかじめ異な
った特定の時間に固定して再衝突を防止する場合に比べ
。
の１１１の位置よりも上位のビ、ソトに１１１があれば
衝突した相手のＣＰＵの優先順位は自己よりも高く、自
己の踵別符号の１１１よシも下位のビｌトに“Ｉ″があ
れば相手のＣＰＵの優先順位は自己よりも低いことが容
易に判別できる。この判別方法によって再発信を行えば
、再発信までの時間を優先順位に応じてあらかじめ異な
った特定の時間に固定して再衝突を防止する場合に比べ
。
優先順位が低いＣＰＵであっても自己よシ優先順位の高
いＣＰＵと衝突しない限りは直ちに再発信できるという
利点がある。
いＣＰＵと衝突しない限りは直ちに再発信できるという
利点がある。
上述した優先順位の判別できる識別符号の他の識別符号
との論理和は元の識別符号とは一致せず、従って衝突の
有無を検出できることは明らかであるが、逆に衝突の検
出できる識別符号群でも優先順位の判別でき″ないもの
は存在する。すなわち。
との論理和は元の識別符号とは一致せず、従って衝突の
有無を検出できることは明らかであるが、逆に衝突の検
出できる識別符号群でも優先順位の判別でき″ないもの
は存在する。すなわち。
４ビ、トのうち２ビツトが１１１となる識別符号ｒｔ６
個あり、衝突の検出は可能であるが優先順位の判定はで
きない。
個あり、衝突の検出は可能であるが優先順位の判定はで
きない。
次に、第４図によシ受信動作について説明する。
各ＣＰＵｒｔ常時双方向ビジー制御線１０３の状態を監
視して待機状態にあり、（Ｉ）双方向ビジー制御線１０
３が非ビジー状態からビジー状態に変化したことを検出
すると、（Ｊ）ＣＰＵを受信状態とじマスタＣＰＵＩか
らのクロック信号によシ双方向シリアルデータ線１０１
でＩＤコードを受信する。次いで、（Ｋ）受信したＩＤ
コードの着信先識別符号を自己の識別符号と比較判断し
、 （ＬＩの自己の識別符号と一致すれば引続き送られ
てくるデータ信号を受信し、双方向ビジー制御＃１０３
がビジー状態から非ビジー状態となると受信を終了し待
機状態となる。一方、（Ｍ）ＩＤコードの着信先識別符
号が自己の識別符号でない場合には直ちに受信を中止し
待機状態に戻る。
視して待機状態にあり、（Ｉ）双方向ビジー制御線１０
３が非ビジー状態からビジー状態に変化したことを検出
すると、（Ｊ）ＣＰＵを受信状態とじマスタＣＰＵＩか
らのクロック信号によシ双方向シリアルデータ線１０１
でＩＤコードを受信する。次いで、（Ｋ）受信したＩＤ
コードの着信先識別符号を自己の識別符号と比較判断し
、 （ＬＩの自己の識別符号と一致すれば引続き送られ
てくるデータ信号を受信し、双方向ビジー制御＃１０３
がビジー状態から非ビジー状態となると受信を終了し待
機状態となる。一方、（Ｍ）ＩＤコードの着信先識別符
号が自己の識別符号でない場合には直ちに受信を中止し
待機状態に戻る。
以上スレーブＣＰＵの発信および着信について詳細に説
明したが、マスタＣＰＵからの発信およびマスタＣＰＵ
への着信についても、クロック信号を外部から受信する
必要がない以外は全く同様の手順で行われ、各１本の双
方向ビジー制御線と共通クロック信号線により、板数の
ＣＰＵ間のデータ伝送を１本の双方向シリアルデータ線
を介して重複なく行うことかで性る。
明したが、マスタＣＰＵからの発信およびマスタＣＰＵ
への着信についても、クロック信号を外部から受信する
必要がない以外は全く同様の手順で行われ、各１本の双
方向ビジー制御線と共通クロック信号線により、板数の
ＣＰＵ間のデータ伝送を１本の双方向シリアルデータ線
を介して重複なく行うことかで性る。
上述の実施例では１発信元のＣＰＵが自己が送信したＩ
Ｄコードと受信したＩＤコードとが一致しなかった場合
、再発信時のｐ４贋の衝突を避ける手段として、特定の
性質の識別符号を使用することによシ受信したＩＤコー
ドの発信元識別符号と自己の識別符号とを比較して侵先
ＪＩｋ位を判別する場合を説明したが、これ以外に衝突
を避ける手段としては前述したように各ＣＰＵごとにそ
れぞれ異なる一定の時間を経過してから再発信を行うよ
うに定めておく方法があυ、又、優先順位を固定せずに
再発信までの時間を各ＣＰＵがランダムに選択するよう
にして再衝突の残率を減らす方法も適用することができ
る。
Ｄコードと受信したＩＤコードとが一致しなかった場合
、再発信時のｐ４贋の衝突を避ける手段として、特定の
性質の識別符号を使用することによシ受信したＩＤコー
ドの発信元識別符号と自己の識別符号とを比較して侵先
ＪＩｋ位を判別する場合を説明したが、これ以外に衝突
を避ける手段としては前述したように各ＣＰＵごとにそ
れぞれ異なる一定の時間を経過してから再発信を行うよ
うに定めておく方法があυ、又、優先順位を固定せずに
再発信までの時間を各ＣＰＵがランダムに選択するよう
にして再衝突の残率を減らす方法も適用することができ
る。
又、上述の実施例ではＩＤコードは発信元ＣＰＵの識別
符号と着信先ＣＰＵの識別符号との双方で構成されてお
り１発信元ＣＰＵの識別符号を用いて優先順位を決定す
るよう述べたが１発信と着信のＣＰＵの組合わせでＩＤ
コードを設定し、優先順位をこの組合わせに対して定め
るようにしてもよい。なお、第２図、第３図の流れ図は
簡単のため着信先の受信準備完了の応答信号および受信
終了時の再送要求信号などは使用しない例を示したが、
これ等の信号を挿入できることはもちろんである。
符号と着信先ＣＰＵの識別符号との双方で構成されてお
り１発信元ＣＰＵの識別符号を用いて優先順位を決定す
るよう述べたが１発信と着信のＣＰＵの組合わせでＩＤ
コードを設定し、優先順位をこの組合わせに対して定め
るようにしてもよい。なお、第２図、第３図の流れ図は
簡単のため着信先の受信準備完了の応答信号および受信
終了時の再送要求信号などは使用しない例を示したが、
これ等の信号を挿入できることはもちろんである。
以上詳細に説明したように１本発明の直列インタフェー
スバス方式によれば、１本の双方向シリアルデータ線に
接続された各ＣＰＵ間の相互のデータ伝送を１本の双方
向ビジー制御線と共通クロック信号縁とのみで制御でき
、ＣＰＵの数にかかわらず制御線の数が変わらず且つ最
小にできる効果がある。更に、複数のＣＰＵの発信要求
が衝突した際に、優先順位を判定できるＩＤコードを使
用すれば、優先権のあるＣＰＵｒｉ再衝突の恐れなく直
ちに再送信でき、全体的に処理時間が短縮されるという
効果も得られる。
スバス方式によれば、１本の双方向シリアルデータ線に
接続された各ＣＰＵ間の相互のデータ伝送を１本の双方
向ビジー制御線と共通クロック信号縁とのみで制御でき
、ＣＰＵの数にかかわらず制御線の数が変わらず且つ最
小にできる効果がある。更に、複数のＣＰＵの発信要求
が衝突した際に、優先順位を判定できるＩＤコードを使
用すれば、優先権のあるＣＰＵｒｉ再衝突の恐れなく直
ちに再送信でき、全体的に処理時間が短縮されるという
効果も得られる。
第１図は本発明の一実施例のシステム構成のブロック図
、第２図は第１図の発信動作の流れ図。 第３図は各バス線路の信号のタイξング図、第４図は第
１図の受信動作の流れ図、第５図は従来のシステム構成
例のブロック図である。 １ 、５＝＝マ、ｘ＃ＣＰＵ、 ２ ａ 〜２ ｎ 、
６ ａ〜６ｎ・・・・・・スレーブＣＰＵ、３・・・
・・・プルアップ抵抗。 ４・・・・・・オープンコレクタインバータ、１０１
。 １０４・・・・・・双方向シリアルデータ線、１０２・
・・・・・共通クロック信号線、１０３・・・・・・双
方向ビジー制御線、１０４ａ〜１０４ｎ・・・・・・発
信要求線、ＺＯ５ａ〜１０５ｎ・・・・・・クロ９り信
号線。 代理人 弁理士 内 原 戸゛、′覧１、 ？＋＋′ 第２図 第３図 第４図 子ぶ刃
、第２図は第１図の発信動作の流れ図。 第３図は各バス線路の信号のタイξング図、第４図は第
１図の受信動作の流れ図、第５図は従来のシステム構成
例のブロック図である。 １ 、５＝＝マ、ｘ＃ＣＰＵ、 ２ ａ 〜２ ｎ 、
６ ａ〜６ｎ・・・・・・スレーブＣＰＵ、３・・・
・・・プルアップ抵抗。 ４・・・・・・オープンコレクタインバータ、１０１
。 １０４・・・・・・双方向シリアルデータ線、１０２・
・・・・・共通クロック信号線、１０３・・・・・・双
方向ビジー制御線、１０４ａ〜１０４ｎ・・・・・・発
信要求線、ＺＯ５ａ〜１０５ｎ・・・・・・クロ９り信
号線。 代理人 弁理士 内 原 戸゛、′覧１、 ？＋＋′ 第２図 第３図 第４図 子ぶ刃
Claims (1)
- クロック信号発生器を含む１個の主情報処理部とこの主
情報処理部から１本の共通クロック信号線でクロック信
号を受信して作動する複数個の従属情報処理部とが各１
本の双方向シリアルデータ線および双方向ビジー制御線
にそれぞれワイヤードオア接続され、データを発言しよ
うとする前記主または従属の各情報処理部は前記双方向
ビジー制御線が非ビジー状態であることを確認してから
前記双方向ビジー制御線をビジー状態に反転させ、前記
双方向ビジー制御線がビジー状態となりクロック信号が
供給されると発信元および着信先が識別コードを前記双
方向シリアルデータ線に送出し、前記双方向シリアルデ
ータ線から同時に受信した前記識別コードが自己の送出
した前記識別コードと同一であることを確認したのち前
記データを前記双方向シリアルデータ線に送出し、受信
した前記識別コードが自己の送出した前記識別コードと
相違したときあらかじめ定められた手順に従って前記双
方向ビジー制御線を一たん非ビジー状態に戻したのち直
ちに前記双方向ビジー制御線の状態を検出して上記発信
動作を繰返し、常時前記双方向ビジー制御線の状態を監
視して待機している前記主および従属の各情報処理部は
前記双方向ビジー制御線がビジー状態となりクロック信
号が供給されると前記双方向シリアルデータ線に送出さ
れた前記識別コードを受信し、前記識別コードの着信先
が自己のものであれば、前記識別コードに続いて送信さ
れる前記データを前記双方向ビジー制御線が非ビジー状
態となるまで継続して受信し、前記識別コードの着信先
が自己のものでないときは以後の受信を中止して待機状
態に戻ることを特徴とする直列インタフェースバス方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203023A JPS6358567A (ja) | 1986-08-28 | 1986-08-28 | 直列インタフエ−スバス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203023A JPS6358567A (ja) | 1986-08-28 | 1986-08-28 | 直列インタフエ−スバス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6358567A true JPS6358567A (ja) | 1988-03-14 |
| JPH0564384B2 JPH0564384B2 (ja) | 1993-09-14 |
Family
ID=16467065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203023A Granted JPS6358567A (ja) | 1986-08-28 | 1986-08-28 | 直列インタフエ−スバス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358567A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113377A (ja) * | 1988-09-02 | 1990-04-25 | Tektronix Inc | データ処理システム |
| JPH05233537A (ja) * | 1992-02-20 | 1993-09-10 | Rhythm Watch Co Ltd | シリアル通信方法 |
| US5600803A (en) * | 1993-05-14 | 1997-02-04 | Matsushita Electric Industrial Co., Ltd. | Data transfer system and method using data bus having bi-directional serial data line, clock line and bi-directional control line |
| US6665757B1 (en) * | 1999-04-08 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Communication interface having a master activating/deactivating a first signal with a clock signal after a predetermined time after a slave activating/deactivating the first signal |
| JP2013524928A (ja) * | 2010-04-29 | 2013-06-20 | アイスリーシステム、インコーポレイテッド | デュアルモード動作可能なカプセル内視鏡用イメージセンサー |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56500152A (ja) * | 1978-12-27 | 1981-02-12 | ||
| JPS56145444A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Bus system of multisystem computer |
| JPS5859646A (ja) * | 1981-10-03 | 1983-04-08 | Sharp Corp | デ−タ通信方式 |
-
1986
- 1986-08-28 JP JP61203023A patent/JPS6358567A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56500152A (ja) * | 1978-12-27 | 1981-02-12 | ||
| JPS56145444A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Bus system of multisystem computer |
| JPS5859646A (ja) * | 1981-10-03 | 1983-04-08 | Sharp Corp | デ−タ通信方式 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113377A (ja) * | 1988-09-02 | 1990-04-25 | Tektronix Inc | データ処理システム |
| JPH05233537A (ja) * | 1992-02-20 | 1993-09-10 | Rhythm Watch Co Ltd | シリアル通信方法 |
| US5600803A (en) * | 1993-05-14 | 1997-02-04 | Matsushita Electric Industrial Co., Ltd. | Data transfer system and method using data bus having bi-directional serial data line, clock line and bi-directional control line |
| US6665757B1 (en) * | 1999-04-08 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Communication interface having a master activating/deactivating a first signal with a clock signal after a predetermined time after a slave activating/deactivating the first signal |
| JP2013524928A (ja) * | 2010-04-29 | 2013-06-20 | アイスリーシステム、インコーポレイテッド | デュアルモード動作可能なカプセル内視鏡用イメージセンサー |
| US9277854B2 (en) | 2010-04-29 | 2016-03-08 | I3System, Inc. | Image sensor for capsule endoscope enabling dual mode operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564384B2 (ja) | 1993-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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