JPH0564384B2 - - Google Patents
Info
- Publication number
- JPH0564384B2 JPH0564384B2 JP61203023A JP20302386A JPH0564384B2 JP H0564384 B2 JPH0564384 B2 JP H0564384B2 JP 61203023 A JP61203023 A JP 61203023A JP 20302386 A JP20302386 A JP 20302386A JP H0564384 B2 JPH0564384 B2 JP H0564384B2
- Authority
- JP
- Japan
- Prior art keywords
- bidirectional
- busy
- identification code
- control line
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 57
- 230000005540 biological transmission Effects 0.000 claims description 23
- 230000010365 information processing Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は直列インタフエースバス方式に関し、
特に１本の双方向シリアルデータ線に接続された
クロツク信号を供給する１個の主情報処理部を含
む複数個の情報処理部相互間でデータの伝送を行
う直列インタフエースバス方式に関する。
特に１本の双方向シリアルデータ線に接続された
クロツク信号を供給する１個の主情報処理部を含
む複数個の情報処理部相互間でデータの伝送を行
う直列インタフエースバス方式に関する。
小形あるいは携帯形のデイジタル機器において
は、１本の双方向シリアルデータ線にクロツク信
号発生器を含む１個の主情報処理部（マスタ
CPUと記す）と、このマスタCPUからのクロツ
ク信号で作動する複数個の従属情報処理（スレー
ブCPUと記す）を接続し、主または従属情報処
理部（CPUと記す）相互間でデータの伝送を行
い、そのデータ伝送の制御を上述のマスタCPU
が集中して行い、必要なときのみ各CPUを作動
させる構成とした直列インタフエースバス方式が
使用されている。
は、１本の双方向シリアルデータ線にクロツク信
号発生器を含む１個の主情報処理部（マスタ
CPUと記す）と、このマスタCPUからのクロツ
ク信号で作動する複数個の従属情報処理（スレー
ブCPUと記す）を接続し、主または従属情報処
理部（CPUと記す）相互間でデータの伝送を行
い、そのデータ伝送の制御を上述のマスタCPU
が集中して行い、必要なときのみ各CPUを作動
させる構成とした直列インタフエースバス方式が
使用されている。
第５図は従来の直列インタフエースバス方式の
一構成例を示すブロツク図である。第５図に示す
ように、マスタCPU５とスレープCPU６ａ，６
ｂ〜６ｎは双方向にデータを伝送できる１本の双
方向シリアルデータ線１０４に接続されており、
マスクCPU５から各スレープCPUに各クロツク
信号を供給するクロツク信号線１０５ａ，１０５
ｂ〜１０５ｎと、各スレーブCPUからのデータ
の送信要求をマスクCPU５に伝達する発信要求
線１０６ａ，１０６ｂ〜１０６ｎとが設けられ、
各CPU間のデータの伝送は次のようにして行わ
れる。
一構成例を示すブロツク図である。第５図に示す
ように、マスタCPU５とスレープCPU６ａ，６
ｂ〜６ｎは双方向にデータを伝送できる１本の双
方向シリアルデータ線１０４に接続されており、
マスクCPU５から各スレープCPUに各クロツク
信号を供給するクロツク信号線１０５ａ，１０５
ｂ〜１０５ｎと、各スレーブCPUからのデータ
の送信要求をマスクCPU５に伝達する発信要求
線１０６ａ，１０６ｂ〜１０６ｎとが設けられ、
各CPU間のデータの伝送は次のようにして行わ
れる。
スレーブCPU６ａから他のスレーブCPU６ｂ
にデータ伝送を行う場合、まず要求信号が発信要
求線１０６ａを通じてマスクCPU５に伝えられ、
これを受けたマスクCPU５はクロツク信号線１
０５ａでクロツク信号をスレーブCPU６ａに供
給する。スレーブCPU６ａはクロツク信号を受
信するとデータ着信先のスレーブCPU６ｂの識
別符号を双方向シリアルデータ線１０４でマスタ
CPU５に送出する。これを受けたマスタCPU５
は、着信先CPU６ｂに対してクロツク信号をク
ロツク信号線１０５ｂで供給する。このクロツク
信号を受信したスレーブCPU６ｂは応答信号を
双方向シリアルデータ線１０４に送出し受信待機
状態となる。この応答信号を受信したスレーブ
CPU６ａはデータを双方向シリアルデータ線１
０４に送信してスレーブCPU６ｂからスレーブ
CPU６ｎへのデータ伝送が行われる。
にデータ伝送を行う場合、まず要求信号が発信要
求線１０６ａを通じてマスクCPU５に伝えられ、
これを受けたマスクCPU５はクロツク信号線１
０５ａでクロツク信号をスレーブCPU６ａに供
給する。スレーブCPU６ａはクロツク信号を受
信するとデータ着信先のスレーブCPU６ｂの識
別符号を双方向シリアルデータ線１０４でマスタ
CPU５に送出する。これを受けたマスタCPU５
は、着信先CPU６ｂに対してクロツク信号をク
ロツク信号線１０５ｂで供給する。このクロツク
信号を受信したスレーブCPU６ｂは応答信号を
双方向シリアルデータ線１０４に送出し受信待機
状態となる。この応答信号を受信したスレーブ
CPU６ａはデータを双方向シリアルデータ線１
０４に送信してスレーブCPU６ｂからスレーブ
CPU６ｎへのデータ伝送が行われる。
上述したように、従来の直列インタフエースバ
ス方式ではマスタCPUからデータ着信先のスレ
ーブCPUを指定しクロツク信号を供給するため
の個別のクロツク信号線と、各スレーブCPUか
らマスタCPUに発信要求を伝達するための発信
要求線とが各スレーブCPUごとに設けられてお
り、スレーブCPUの数が増えると制御線の数が
増加するという問題点がある。
ス方式ではマスタCPUからデータ着信先のスレ
ーブCPUを指定しクロツク信号を供給するため
の個別のクロツク信号線と、各スレーブCPUか
らマスタCPUに発信要求を伝達するための発信
要求線とが各スレーブCPUごとに設けられてお
り、スレーブCPUの数が増えると制御線の数が
増加するという問題点がある。
本発明の目的は、スレーブCPUの数にかかわ
らず制御線の数が変わらず、少ない制御線数で１
個のマスタCPUと複数個のスレーブCPUとの各
CPU相互間のデータ伝送を支障なく行える直列
インタフエースバス方式を提供することである。
らず制御線の数が変わらず、少ない制御線数で１
個のマスタCPUと複数個のスレーブCPUとの各
CPU相互間のデータ伝送を支障なく行える直列
インタフエースバス方式を提供することである。
本発明の直列インタフエースバス方式は、クロ
ツク信号発生器を含む１個の主情報処理部とこの
主情報処理部から１本の共通クロツク信号線でク
ロツク信号を受信して作動する複数個の従属情報
処理部とが各１本の双方向シリアルデータ線およ
び双方向ビジー制御線にそれぞれワイヤードオア
接続され、データを発信しようとする前記主また
は従属の各情報処理部は前記双方向ビジー制御線
が非ビジー状態であることを確認してから前記双
方向ビジー制御線をビジー状態に反転させ、前記
双方向ビジー制御線がビジー状態となりクロツク
信号が供給されると発信元および着信先が識別で
きる識別コードを前記双方向シリアルデータ線に
送出し、前記双方向シリアルデータ線から同時に
受信した前記識別コードが自己の送出した前記識
別コードと同一であることを確認したのち前記デ
ータを前記双方向シリアルデータ線に送出し、受
信した前記識別コードが自己の送出した前記識別
コードと相違したときあらかじめ定められた手順
に従つて前記双方向ビジー制御線を一たん非ビジ
ー状態に戻したのち直ちに前記双方向ビジー制御
線の状態を検出して上記発信動作を繰返し、常時
前記双方向ビジー制御線の状態を監視して待機し
ている前記主および従属の各情報処理部は前記双
方向ビジー制御線がビジー状態となりクロツク信
号が供給されると前記双方向シリアルデータ線に
送出された前記識別コードを受信し、前記識別コ
ードの着信先が自己のものであれば、前記識別コ
ードに続いて送信される前記データを前記双方向
ビジー制御線が非ビジー状態となるまで継続して
受信し、前記識別コードの着信先が自己のもので
ないときは以後の受信を停止し、前記双方向ビジ
ー制御線が非ビジー状態となつたとき待機状態に
戻るように構成されている。
ツク信号発生器を含む１個の主情報処理部とこの
主情報処理部から１本の共通クロツク信号線でク
ロツク信号を受信して作動する複数個の従属情報
処理部とが各１本の双方向シリアルデータ線およ
び双方向ビジー制御線にそれぞれワイヤードオア
接続され、データを発信しようとする前記主また
は従属の各情報処理部は前記双方向ビジー制御線
が非ビジー状態であることを確認してから前記双
方向ビジー制御線をビジー状態に反転させ、前記
双方向ビジー制御線がビジー状態となりクロツク
信号が供給されると発信元および着信先が識別で
きる識別コードを前記双方向シリアルデータ線に
送出し、前記双方向シリアルデータ線から同時に
受信した前記識別コードが自己の送出した前記識
別コードと同一であることを確認したのち前記デ
ータを前記双方向シリアルデータ線に送出し、受
信した前記識別コードが自己の送出した前記識別
コードと相違したときあらかじめ定められた手順
に従つて前記双方向ビジー制御線を一たん非ビジ
ー状態に戻したのち直ちに前記双方向ビジー制御
線の状態を検出して上記発信動作を繰返し、常時
前記双方向ビジー制御線の状態を監視して待機し
ている前記主および従属の各情報処理部は前記双
方向ビジー制御線がビジー状態となりクロツク信
号が供給されると前記双方向シリアルデータ線に
送出された前記識別コードを受信し、前記識別コ
ードの着信先が自己のものであれば、前記識別コ
ードに続いて送信される前記データを前記双方向
ビジー制御線が非ビジー状態となるまで継続して
受信し、前記識別コードの着信先が自己のもので
ないときは以後の受信を停止し、前記双方向ビジ
ー制御線が非ビジー状態となつたとき待機状態に
戻るように構成されている。
次に図面を参照し実施例に基いて本発明を詳細
に説明する。
に説明する。
第１図は本発明の一実施例のシステム構成を示
すブロツク図、第２図は各スレーブCPUの送信
動作の流れ図、第３図は各バス線路の信号のタイ
ミング図、第４図は各スレーブCPUの受信動作
の流れ図である。
すブロツク図、第２図は各スレーブCPUの送信
動作の流れ図、第３図は各バス線路の信号のタイ
ミング図、第４図は各スレーブCPUの受信動作
の流れ図である。
第１図に示すように、クロツク信号発生器を含
むマスタCPU１及びマスクCPU１からのクロツ
ク信号で動作するスレーブCPU２ａ，２ｂ〜２
ｎは、それぞれ双方向シリアルデータ線１０１、
共通クロツク信号線１０２、双方向ビジー制御線
１０３の各バス線路に共通に接続されている。各
バス線路はプルアツプ抵抗３を介して正の電源に
接続され、又、各CPUの送信出力はそれぞれオ
ープンコレクタインバータ４を介し各バス線路に
接続されており、各CPUの送信出力のいずれか
一つが“１”となるとバス線路がＬレベルとなる
ワイヤードオア接続となつている。
むマスタCPU１及びマスクCPU１からのクロツ
ク信号で動作するスレーブCPU２ａ，２ｂ〜２
ｎは、それぞれ双方向シリアルデータ線１０１、
共通クロツク信号線１０２、双方向ビジー制御線
１０３の各バス線路に共通に接続されている。各
バス線路はプルアツプ抵抗３を介して正の電源に
接続され、又、各CPUの送信出力はそれぞれオ
ープンコレクタインバータ４を介し各バス線路に
接続されており、各CPUの送信出力のいずれか
一つが“１”となるとバス線路がＬレベルとなる
ワイヤードオア接続となつている。
次に、第２図に従つてスレーブCPU２ｂから
スレーブCPU２ｎへのデータ伝送手順を説明す
る。データ発信要求のあるスレーブCPU２ｂは、
まず(A)双方向ビジー制御線１０３の状態をチエツ
クし、ビジー状態（Ｌレベル）か非ビジー状態
（Ｈレベル）かを検出し、(B)非ビジー状態であれ
ば双方向ビジー制御線１０３の状態を反転してビ
ジー状態とし、ビジー状態であれば非ビジー状態
となるまで待機する。双方向ビジー制御線１０３
がビジー状態となるとマスタCPU１からクロツ
ク信号が送られるのでこれを受信し、(C)発信元
CPU（スレーブCPU２ｂ）の識別符号と着信先
CPU（スレーブCPU２ｎ）の識別符号とを含む識
別コード（IDコードと記す）を双方向シリアル
データ線１０１に送出する。これと同時に双方向
シリアルデータ線１０１の信号を受信し、(D)受信
したIDコードが自分が送信したIDコードと一致
するか否かをチエツクする。これは複数のCPU
から同時に発信要求があつた場合の混信を防止す
るためであり、各CPUの識別符号と他のCPUの
識別符号との論理和が元のCPUの識別符号と一
致しないように選定しておけば、IDコードが一
致すれば発信要求の重複がなかつたことになるの
で、(E)送信しようとするデータを双方向シリアル
データ線１０１に送信し、送信が終了すれば双方
向ビジー制御線１０３を非ビジー状態に戻しデー
タの送信動作が終了する。
スレーブCPU２ｎへのデータ伝送手順を説明す
る。データ発信要求のあるスレーブCPU２ｂは、
まず(A)双方向ビジー制御線１０３の状態をチエツ
クし、ビジー状態（Ｌレベル）か非ビジー状態
（Ｈレベル）かを検出し、(B)非ビジー状態であれ
ば双方向ビジー制御線１０３の状態を反転してビ
ジー状態とし、ビジー状態であれば非ビジー状態
となるまで待機する。双方向ビジー制御線１０３
がビジー状態となるとマスタCPU１からクロツ
ク信号が送られるのでこれを受信し、(C)発信元
CPU（スレーブCPU２ｂ）の識別符号と着信先
CPU（スレーブCPU２ｎ）の識別符号とを含む識
別コード（IDコードと記す）を双方向シリアル
データ線１０１に送出する。これと同時に双方向
シリアルデータ線１０１の信号を受信し、(D)受信
したIDコードが自分が送信したIDコードと一致
するか否かをチエツクする。これは複数のCPU
から同時に発信要求があつた場合の混信を防止す
るためであり、各CPUの識別符号と他のCPUの
識別符号との論理和が元のCPUの識別符号と一
致しないように選定しておけば、IDコードが一
致すれば発信要求の重複がなかつたことになるの
で、(E)送信しようとするデータを双方向シリアル
データ線１０１に送信し、送信が終了すれば双方
向ビジー制御線１０３を非ビジー状態に戻しデー
タの送信動作が終了する。
第３図はこの間の各バス線路の信号のタイミン
グ関係を示しており、双方向ビジー制御線１０３
がＨレベルからＬレベルになるとマスタCU１か
らクロツク信号が送出され、このクロツク信号に
よりIDコードとデータが送られる。データ信号
が終了すると双方向ビジー制御線１０３がＨレベ
ルとなり、クロツク信号が停止される。
グ関係を示しており、双方向ビジー制御線１０３
がＨレベルからＬレベルになるとマスタCU１か
らクロツク信号が送出され、このクロツク信号に
よりIDコードとデータが送られる。データ信号
が終了すると双方向ビジー制御線１０３がＨレベ
ルとなり、クロツク信号が停止される。
一方、各CPUの識別符号が上述したように選
定されているとすれば、IDコードが一致しなか
つた場合は他のCPUから同時に発信要求があり
共通のクロツク信号に応じて別のIDコードが同
時に送出されたことを意味するから、再び第２図
を参照して、(F)受信したIDコードの発信元識別
符号と自己の識別符号とを比較することにより、
重複して発信要求のあつた他のCPUが自己より
も発信優先権を持つCPUであるか否かを判断し、
自己に発信優先権のある場合には、(G)双方向ビジ
ー制御線１０３を一たん非ビジー状態としとのち
直ちに(A)のステツプに戻つて双方向ビジー制御線
１０３をビジー状態として再度IDコードを送信
する。これと逆に相手が自己より発信優先権の高
いCPUである場合には、(H)双方向ビジー制御線
１０３に送出していたビジー状態制御信号を断と
したのち、一定時間経過してから(A)に戻り、他の
CPUの送信が終了して双方向ビジー制御線１０
３が非ビジー状態になるのを待つて改めて発信要
求を行う。なお、優先権のあるCPUが二度目の
送信を行うときに、前回とは別のCPUの発信要
求と再度衝突しないためには、双方向ビジー制御
線１０３がＬレベルからＨレベルとなつてから発
信要求信号を出すまでの時間を通常の発信要求の
ときは優先権のあるCPUの再発信の場合より長
くなるように設定しておけばよい。
定されているとすれば、IDコードが一致しなか
つた場合は他のCPUから同時に発信要求があり
共通のクロツク信号に応じて別のIDコードが同
時に送出されたことを意味するから、再び第２図
を参照して、(F)受信したIDコードの発信元識別
符号と自己の識別符号とを比較することにより、
重複して発信要求のあつた他のCPUが自己より
も発信優先権を持つCPUであるか否かを判断し、
自己に発信優先権のある場合には、(G)双方向ビジ
ー制御線１０３を一たん非ビジー状態としとのち
直ちに(A)のステツプに戻つて双方向ビジー制御線
１０３をビジー状態として再度IDコードを送信
する。これと逆に相手が自己より発信優先権の高
いCPUである場合には、(H)双方向ビジー制御線
１０３に送出していたビジー状態制御信号を断と
したのち、一定時間経過してから(A)に戻り、他の
CPUの送信が終了して双方向ビジー制御線１０
３が非ビジー状態になるのを待つて改めて発信要
求を行う。なお、優先権のあるCPUが二度目の
送信を行うときに、前回とは別のCPUの発信要
求と再度衝突しないためには、双方向ビジー制御
線１０３がＬレベルからＨレベルとなつてから発
信要求信号を出すまでの時間を通常の発信要求の
ときは優先権のあるCPUの再発信の場合より長
くなるように設定しておけばよい。
上述したような優先順位の判定のできるIDコ
ードとしては、例えば４個のCPUの識別符号を
各４ビツトで構成し、発信優先権の順に第１〜第
４の各ビツトを“１”とし他のすべてのビツトを
“０”とした識別符号を用いればよい。すなわち、
受信したIDコードの発信元識別符号に自己の識
別符号の“１”の位置よりも上位のビツトに
“１”があれば衝突した相手のCPUの優先順位は
自己よりも高く、自己の識別符号の“１”よりも
下位のビツトに“１”があれば相手のCPUの優
先順位は自己よりも低いことが容易に判別でき
る。この判別方法によつて再発信を行えば、再発
信までの時間を優先順位に応じてあらかじめ異な
つた特定の時間に固定して再衝突を防止する場合
に比べ、優先順位が低いcpuであつても自己より
優先順位の高いCPUと衝突しない限りは直ちに
再発信できるという利点がある。
ードとしては、例えば４個のCPUの識別符号を
各４ビツトで構成し、発信優先権の順に第１〜第
４の各ビツトを“１”とし他のすべてのビツトを
“０”とした識別符号を用いればよい。すなわち、
受信したIDコードの発信元識別符号に自己の識
別符号の“１”の位置よりも上位のビツトに
“１”があれば衝突した相手のCPUの優先順位は
自己よりも高く、自己の識別符号の“１”よりも
下位のビツトに“１”があれば相手のCPUの優
先順位は自己よりも低いことが容易に判別でき
る。この判別方法によつて再発信を行えば、再発
信までの時間を優先順位に応じてあらかじめ異な
つた特定の時間に固定して再衝突を防止する場合
に比べ、優先順位が低いcpuであつても自己より
優先順位の高いCPUと衝突しない限りは直ちに
再発信できるという利点がある。
上述した優先順位の判別できる識別符号の他の
識別符号との論理和は元の識別符号とは一致せ
ず、従つて衝突の有無を検出できることは明らか
であるが、逆に衝突の検出できる識別符号群でも
優先順位の判別できないものは存在する。すなわ
ち、４ビツトのうち２ビツトが“１”となる識別
符号は６個あり、衝突の検出は可能であるが優先
順位の判定はできない。
識別符号との論理和は元の識別符号とは一致せ
ず、従つて衝突の有無を検出できることは明らか
であるが、逆に衝突の検出できる識別符号群でも
優先順位の判別できないものは存在する。すなわ
ち、４ビツトのうち２ビツトが“１”となる識別
符号は６個あり、衝突の検出は可能であるが優先
順位の判定はできない。
次に、第４図により受信動作について説明す
る。各CPUは常時双方向ビジー制御線１０３の
状態を監視して待機状態にあり(I)双方向ビジー制
御線１０３が非ビジー状態からビジー状態に変化
したことを検出すると、(J)CPUを受信状態とし
マスタCPU１からのクロツク信号により双方向
シリアルデータ線１０１でIDコードを受信する。
次いで、(K)受信したIDコードの着信先識別符号
を自己の識別符号と比較判断し、(L)の自己の識別
符号と一致すれば引続き送られてくるデータ信号
を受信し、双方向ビジー制御線１０３がビジー状
態から非ビジー状態となると受信を終了し待機状
態となる。一方、(M)IDコードの着信先識別符号
が自己の識別符号でない場合には直ちに受信を中
止し待機状態に戻る。
る。各CPUは常時双方向ビジー制御線１０３の
状態を監視して待機状態にあり(I)双方向ビジー制
御線１０３が非ビジー状態からビジー状態に変化
したことを検出すると、(J)CPUを受信状態とし
マスタCPU１からのクロツク信号により双方向
シリアルデータ線１０１でIDコードを受信する。
次いで、(K)受信したIDコードの着信先識別符号
を自己の識別符号と比較判断し、(L)の自己の識別
符号と一致すれば引続き送られてくるデータ信号
を受信し、双方向ビジー制御線１０３がビジー状
態から非ビジー状態となると受信を終了し待機状
態となる。一方、(M)IDコードの着信先識別符号
が自己の識別符号でない場合には直ちに受信を中
止し待機状態に戻る。
以上スレーブCPUの発信および着信について
詳細に説明したが、マスタCPUからの発信およ
びマスタCPUへの着信についても、クロツク信
号を外部から受信する必要がない以外は全く同様
の手順で行われ、各１本の双方向ビジー制御線と
共通クロツク信号線により、複数のCPU間のデ
ータ伝送を１本の双方向シリアルデータ線を介し
て重複なく行うことができる。
詳細に説明したが、マスタCPUからの発信およ
びマスタCPUへの着信についても、クロツク信
号を外部から受信する必要がない以外は全く同様
の手順で行われ、各１本の双方向ビジー制御線と
共通クロツク信号線により、複数のCPU間のデ
ータ伝送を１本の双方向シリアルデータ線を介し
て重複なく行うことができる。
上述の実施例では、発信元のCPUが自己が送
信したIDコードと受信したIDコードとが一致し
なかつた場合、再発信時の再度の衝突を避ける手
順として、特定の性質の識別符号を使用すること
により受信したIDコードの発信元識別符号と自
己の識別符号とを比較して優先順位を判別する場
合を説明したが、これ以上に衝突を避ける手段と
しては前述したように各CPUごとにそれぞれ異
なる一定の時間を経過してから再発信を行うよう
に定めておく方法があり、又、優先順位を固定せ
ずに再発信までの時間を各CPUがランダムに選
択するようにして再衝突の確率を減らす方法も適
用することができる。
信したIDコードと受信したIDコードとが一致し
なかつた場合、再発信時の再度の衝突を避ける手
順として、特定の性質の識別符号を使用すること
により受信したIDコードの発信元識別符号と自
己の識別符号とを比較して優先順位を判別する場
合を説明したが、これ以上に衝突を避ける手段と
しては前述したように各CPUごとにそれぞれ異
なる一定の時間を経過してから再発信を行うよう
に定めておく方法があり、又、優先順位を固定せ
ずに再発信までの時間を各CPUがランダムに選
択するようにして再衝突の確率を減らす方法も適
用することができる。
又、上述の実施例ではIDコードは発信元CPU
の識別符号と着信先CPUの識別符号との双方で
構成されており、発信元CPUの識別符号を用い
て優先順位を決定するよう述べたが、発信と着信
のCPUの組合わせでIDコードを設定し、優先順
位をこの組合わせに対して定めるようにしてもよ
い。なお、第２図、第３図の流れ図は簡単のため
着信先の受信準備完了の応答信号および受信終了
時の再送要求信号などは使用しない例を示した
が、これ等の信号を挿入できることはもちろんで
ある。
の識別符号と着信先CPUの識別符号との双方で
構成されており、発信元CPUの識別符号を用い
て優先順位を決定するよう述べたが、発信と着信
のCPUの組合わせでIDコードを設定し、優先順
位をこの組合わせに対して定めるようにしてもよ
い。なお、第２図、第３図の流れ図は簡単のため
着信先の受信準備完了の応答信号および受信終了
時の再送要求信号などは使用しない例を示した
が、これ等の信号を挿入できることはもちろんで
ある。
以上詳細に説明したように、本発明の直列イン
タフエースバス方式によれば、１本の双方向シリ
アルデータ線に接続された各CP間の相互のデー
タ伝送を１本の双方向ビジー制御線と共通クロツ
ク信号線とのみで制御でき、CPUの数にかかわ
らず制御線の数が変わらず且つ最小にできる効果
がある。更に、複数のCPUの発信要求が衝突し
た際に、優先順位を判定できるIDコードを使用
すれば、優先権のあるCPUは再衝突の恐れなく
直ちに再送信でき、全体的に処理時間が短縮され
るという効果も得られる。
タフエースバス方式によれば、１本の双方向シリ
アルデータ線に接続された各CP間の相互のデー
タ伝送を１本の双方向ビジー制御線と共通クロツ
ク信号線とのみで制御でき、CPUの数にかかわ
らず制御線の数が変わらず且つ最小にできる効果
がある。更に、複数のCPUの発信要求が衝突し
た際に、優先順位を判定できるIDコードを使用
すれば、優先権のあるCPUは再衝突の恐れなく
直ちに再送信でき、全体的に処理時間が短縮され
るという効果も得られる。
第１図は本発明の一実施例のシステム構成のブ
ロツク図、第２図は第１図の発信動作の流れ図、
第３図は各バス線路の信号のタイミング図、第４
図は第１図の受信動作の流れ図、第５図は従来の
システム構成例のブロツク図である。 １，５……マスタCPU、２ａ〜２ｎ，６ａ〜
６ｎ……スレープCPU、３……プルアツプ抵抗、
４……オーブンコレクタインバータ、１０１，１
０４……双方向シリアルデータ線、１０２……共
通クロツク信号線、１０３……双方向ビジー制御
線、１０５ａ〜１０５ｎ……クロツク信号線、１
０６ａ〜１０６ｎ……発信要求線。
ロツク図、第２図は第１図の発信動作の流れ図、
第３図は各バス線路の信号のタイミング図、第４
図は第１図の受信動作の流れ図、第５図は従来の
システム構成例のブロツク図である。 １，５……マスタCPU、２ａ〜２ｎ，６ａ〜
６ｎ……スレープCPU、３……プルアツプ抵抗、
４……オーブンコレクタインバータ、１０１，１
０４……双方向シリアルデータ線、１０２……共
通クロツク信号線、１０３……双方向ビジー制御
線、１０５ａ〜１０５ｎ……クロツク信号線、１
０６ａ〜１０６ｎ……発信要求線。
Claims (1)
- １ クロツク信号発生器を含む１個の主情報処理
部とこの主情報処理部から１本の共通クロツク信
号線でクロツク信号を受信して作動する複数個の
従属情報処理部とが各１本の双方向シリアルデー
タ線および双方向ビジー制御線にそれぞれワイヤ
ードオア接続され、データを発信しようとする前
記主または従属の各情報処理部は前記双方向ビジ
ー制御線が非ビジー状態であることを確認してか
ら前記双方向ビジー制御線をビジー状態に反転さ
せ、前記双方向ビジー制御線がビジー状態となり
クロツク信号が供給されると発信元および着信先
が識別できる識別コードを前記双方向シリアルデ
ータ線に送出し、前記双方向シリアルデータ線か
ら同時に受信した前記識別コードが自己の送出し
た前記識別コードと同一であることを確認したの
ち前記データを前記双方向シリアルデータ線に送
出し、受信した前記識別コードが自己の送出した
前記識別コードと相違したときあらかじめ定めら
れた手順に従つて前記双方向ビジー制御線を一た
ん非ビジー状態に戻したのち直ちに前記双方向ビ
ジー制御線の状態を検出して上記発信動作を繰返
し、常時前記双方向ビジー制御線の状態を監視し
て待機している前記主および従属の各情報処理部
は前記双方向ビジー制御線がビジー状態となりク
ロツク信号が供給されると前記双方向シリアルデ
ータ線に送出された前記識別コードを受信し、前
記識別コードの着信先が自己のものであれば、前
記識別コードに続いて送信される前記データを前
記双方向ビジー制御線が非ビジー状態となるまで
継続して受信し、前記識別コードの着信先が自己
のものでないときは以後の受信を中止して待機状
態に戻ることを特徴とする直列インタフエースバ
ス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203023A JPS6358567A (ja) | 1986-08-28 | 1986-08-28 | 直列インタフエ−スバス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203023A JPS6358567A (ja) | 1986-08-28 | 1986-08-28 | 直列インタフエ−スバス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6358567A JPS6358567A (ja) | 1988-03-14 |
| JPH0564384B2 true JPH0564384B2 (ja) | 1993-09-14 |
Family
ID=16467065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203023A Granted JPS6358567A (ja) | 1986-08-28 | 1986-08-28 | 直列インタフエ−スバス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358567A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1329431C (en) * | 1988-09-02 | 1994-05-10 | Pierre A. Radochonski | Single bus graphics data processing pipeline |
| JPH05233537A (ja) * | 1992-02-20 | 1993-09-10 | Rhythm Watch Co Ltd | シリアル通信方法 |
| JPH06324977A (ja) * | 1993-05-14 | 1994-11-25 | Matsushita Electric Ind Co Ltd | データ転送方法 |
| JP2000293485A (ja) * | 1999-04-08 | 2000-10-20 | Matsushita Electric Ind Co Ltd | 通信インターフェース |
| KR101103127B1 (ko) | 2010-04-29 | 2012-01-04 | 아이쓰리시스템 주식회사 | 듀얼모드 동작이 가능한 캡슐내시경용 이미지센서 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145444A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Bus system of multisystem computer |
| JPS5859646A (ja) * | 1981-10-03 | 1983-04-08 | Sharp Corp | デ−タ通信方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281380A (en) * | 1978-12-27 | 1981-07-28 | Harris Corporation | Bus collision avoidance system for distributed network data processing communications system |
-
1986
- 1986-08-28 JP JP61203023A patent/JPS6358567A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145444A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Bus system of multisystem computer |
| JPS5859646A (ja) * | 1981-10-03 | 1983-04-08 | Sharp Corp | デ−タ通信方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6358567A (ja) | 1988-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4337465A (en) | Line driver circuit for a local area contention network | |
| JPS60140951A (ja) | ロ−カルエリアネツトワ−クシステム | |
| JPS62229354A (ja) | バスへのノ−ドのアクセスを決定する方法 | |
| EP0230549A2 (en) | Linear-space signalling for a circuit-switched network | |
| JPS5857770B2 (ja) | 情報転送制御方式 | |
| JPH0564384B2 (ja) | ||
| EP0093578A2 (en) | Communications system | |
| JPS5824061B2 (ja) | デ−タ通信制御方式 | |
| JPH047620B2 (ja) | ||
| JP2750934B2 (ja) | マルチ接続における通信方式 | |
| JPS622742A (ja) | 衝突検出方式 | |
| JPH1198166A (ja) | 伝送方式 | |
| JPS6269749A (ja) | デ−タ伝送方法 | |
| JPS62183638A (ja) | ロ−カルエリア・ネツトワ−クにおける同報通信制御方式 | |
| JPH0482440A (ja) | 多重リンクデータ転送方式 | |
| JPH0136740B2 (ja) | ||
| JPS6294035A (ja) | Ｃａｉデ−タ回線制御方式 | |
| JPS6158357A (ja) | デ−タ通信方式 | |
| JPS593641Y2 (ja) | デ−タ伝送装置 | |
| JPH0120819B2 (ja) | ||
| JPS6074848A (ja) | シリアルデ−タ転送方式 | |
| JPH04934A (ja) | 同報通信方式 | |
| JP2002026951A (ja) | 光ネットワーク装置 | |
| JPS62185436A (ja) | 伝送制御方式 | |
| JPS63294030A (ja) | バス形の網の情報転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |