JPH063925B2 - 共用チヤネルアクセス制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、網終端装置を介して加入者回線に接続されて
いる宅内系バスに複数の宅内機器が接続され、各宅内機
器が前記バス上のチャネルを共用して前記網終端装置と
の間で情報の送受を行なうに際し、各宅内機器からの前
記共用チャネルへのアクセスが競合による衝突を生じる
場合に備えて各宅内機器に設けられた共用チャネルアク
セス制御回路に関するものである。

一般に、電話、データ、ファクシミリ通信サービスや、
通信情報を加工する各種通信処理サービスなどの多様な
サービスを一つのディジタル通信網で総合して提供する
網をディジタル総合サービス網（ＩＳＤＮ）と云い、こ
のＩＳＤＮでは、多種多様なサービスを提供するため
に、該網に網終端装置を介して接続された宅内系におい
て、多種多様な宅内機器を接続する必要があり、この
際、１本の加入者線で複数の宅内機器が経済的に加入で
きるようにバス接続などによる１対ｎ（マルチポイン
ト）接続を採用することがある。

本発明は、例えばかかるマルチポイント接続の宅内機器
における共用チャネルアクセス制御回路に関するもので
ある。

〔従来の技術〕

第４図は上述のマルチポイント接続を採る複数の宅内機
器の接続状況を示す回路図である。

同図において、ＴＥ₁〜ＴＥ_iはそれぞれ宅内機器、ＮＴ
は網終端装置としての宅内制御装置、Ｂ_uＲ，Ｂ_uＴは宅
内制御装置ＮＴより出ている受信および送信バス、Ｌは
加入者回線である。加入者回線Ｌは宅内制御装置ＮＴを
図示しないディジタル交換機等に接続する。

宅内機器ＴＥ₁〜ＴＥ_iは、その１個ＴＥ_iのみ構成を詳
しく示すが、他の何れも同様な構成を有する。宅内機器
ＴＥ_iにおいてＣＮＴは呼制御情報等を伝送する共用チ
ャネル（Ｄ_T，Ｄ_R）アクセス制御回路、ＭＰＸＴ，ＤＭ
ＰＸＴはそれぞれ多重化および分離回路、Ｄ_Rは受信呼
制御情報、Ｄ_Tは送信呼制御情報、Ｂ_Rは受信されるディ
ジタル化された通話信号、データ端末へのデータ信号等
からなるユーザ情報およびその受信端子を、またＢ_Tは
同じく送信されるユーザ情報およびその送信端子を示
し、端子Ｂ_R，Ｂ_Tには、電話機、データ端末等の宅内機
器に対するディジタル化されたユーザ情報が送受され
る。

Ｅはエコービットつまり、競合の起こり得る上りチャネ
ル（送信バスＢ_uＴ）の各ビットの値を宅内制御装置Ｎ
Ｔで判定し、下りのエコーチャネル（受信バスＢ_uＲ）
で返送してくるビットである。各宅内機器では、このエ
コービットＥを監視しており、“１”ビットが一定数
（例えば８以上）続くと上り共用チャネルが空と判定す
る。空の場合、共用チャネルに送信情報を１ビットずつ
送り出し、これがエコービットの値と一致すれば送信を
継続し、不一致ならば衝突と判定し、直ちに送信を停止
し、再び空と判定した時点で最初のビットから再送する
ようになっている。

またＩＮ₁，ＩＮ₂は否定回路である。なお、宅内機器Ｔ
Ｅ₁〜ＴＥ_iは、総べて網側から供給されるクロックに同
期して動作する。

第５図は、第４図における共用チャネルアクセス制御回
路ＣＮＴの従来例を示すブロック図である。同図におい
て、１はＨＤＬＣ手順制御を有するデータ送信回路（デ
ータ送信用ＬＳＩ）で、Ｒ_XＤはデータ受信端子、Ｔ_XＤ
はデータ送信端子、Ｒ_XＣはデータ受信用クロック入力
端子、Ｔ_XＣはデータ送信用クロック入力端子である。
上記のデータ送信回路１では送信と受信とは各クロック
の供給の有無によりそれぞれ独立に行なわれる。

上記のデータ送信回路１はデータ送信用クロック入力端
子Ｔ_XＤへのクロック供給を停止することにより、受信
は停止しないが、送信を中断しクロック停止時のデータ
極性（０あるいは１）を保持し、クロック供給再開によ
り、後続データを送信する。該送信回路１はまたＤＭＡ
機能を有し、メインメモリ８との間で、プロセッサＣＰ
Ｕ７を介さずにデータの送受をなしうる機能を有する。

送信回路１はフレーム送出時以外は、クロック供給によ
り常にフラグシーケンス(01111110)を送信しているもの
とする。２は送信バッファであり、送信データを蓄積
し、共用チャネルアクセスの競合により衝突が生じた時
のみデータの再送を行う。３はフレーム送出開始・終了
識別回路であり、送信回路１より送出されるデータフレ
ームの先頭位置の検出と、フレーム送信終了の検出を行
う。

４は送信制御回路であり、送信回路１への送信待制御、
送信バッファ２への再送制御等を行う。５は衝突検出回
路であり、先にも述べたようにビット毎に送信データビ
ットと網終端装置から返送されるエコービット（上記の
Ｅ）を照合し、不一致時に衝突ありとみなす回路であ
る。６は回線空検出回路であり、エコービットＥの
“１”の数をカウントすることにより共用チャネル
“空”を検出する回路である。

９は第１のセレクタ（ＳＥＬ１）であり、送信に際し送
信データが送信回路１からの直接送信データか、送信バ
ッファ２からの再送データかの選択を行う。１０は第２
のセレクタ（ＳＥＬ２）であり、送信時や衝突検出時に
共用チャネルにオール“１”を総出する回路である。な
お１１はＣＰＵバスである。端子Ｄ_R，Ｅは第４図に示
す分離回路ＤＭＰＸＴの同名の端子に、端子Ｄ_Tは同じ
く第４図に示す多重化回路ＭＰＸＴの同名の端子に接続
される。

次に、このアクセス制御回路ＣＮＴの動作を説明するわ
けであるが、その前に、説明の便宜上、データ送信回路
１のとるハイレベルデータリンク制御手順（ＨＤＬＣ）
において、任意のビット列の情報およびリンク制御情報
を転送する際の単位とするフレームのフォーマットを説
明しておく。

第６図はかかるＨＤＬＣ手順におけるフレームのフォー
マットを示す説明図である。

同図に見られるように、ＨＤＬＣ手順では、任意のビッ
ト列の情報およびリンク制御情報を、転送単位であるフ
レームによって伝送する。フレームの開始および終了は
フラグシーケンスＦ(01111110)で示す。フラグシーケン
スＦはフレーム同期用の信号であり、フレームは１個以
上のフラグシーケンスＦの送受信により、フレームの同
期をとる。

フレームで転送する情報の中にフラグシーケンスと同じ
ビット列が出現すると、受信側はそれをフレームの終了
と見なし不都合である。これを防ぐため、フレームの情
報中に５個の連続するビット“１”のパターンが出現し
た場合、送信側はその直後にビット“０”を一つ強制的
に挿入して送信し、受信側では５個の連続したビット
“１”のパターンに続いて受信する一つのビット“０”
を除去する方法（ゼロビット挿入方式）を用いて、転送
するデータの透過性を保証する。

アドレスフィールドＡは、そのフレームを送受信する局
に割り当てたアドレスを２進符号で示す。そのフレーム
を受信する側の局のアドレスをもつフレームはコマンド
フレームであり、送信する側の局のアドレスをもつフレ
ームはレスポンスフレームである。

制御フィールドＣは、フレームがコマンドの場合相手局
に対する動作の指令を、また、フレームがレスポンスの
場合コマンドフレームの指令に対する応答などを示す。
フレームチェックシーケンス（ＦＣＳ：frame checking
sequence）は、フレームの伝送誤り検出用の１６ビッ
トのシーケンスである。

以上でフレームフォーマットの説明を一応終えて、次に
第５図に示したアクセス制御回路ＣＮＴの動作について
簡単に説明する。

今、回線空検出回路６が共用チャネルが空であると判定
し、送信制御回路４に対して送信可である旨を通知した
とする。プロセッサＣＰＵ７は、送信すべきフレームが
あると、ＤＭＡ転送開始命令をデータ送信回路１に書き
込むことにより、送信回路１はＤＭＡ制御によりメイン
メモリ８より送信フレームデータの受取りを行いデータ
送信端子Ｔ_XＤよりフレーム送信を開始する。

この時、フレーム送出開始終了識別回路３で、データ送
信回路１より送出されるデータのフレーム送出開始をフ
ラグとは異なったパターンの検出で知り、送信制御回路
４に対しフレーム送信が開始されたことを通知し、回線
空検出回路６から送信可が出ている場合は、データ送信
回路１への送信クロック供給を続行させるとともに送信
バッファ２へのデータ書込みをフレーム先頭位置である
フラグより開始させる。

回線空検出回路６が回線送信不可を出している場合は、
送信待ちとなりデータ送信回路１への送信クロック供給
を停止し、データ送信端子Ｔ_XＤからの送信データを中
断するとともに、送信バッファ２へのデータ書込みを不
可とする。共用チャネルが“空”となり回線空検出回路
６が回線送信可を出すとともに、データ送信回路１への
送信クロック供給を再開し送信バッファ２へのデータ書
込みをフレーム先頭位置であるフラグより開始させる。

以上は、プロセッサＣＰＵ７の命令によりデータ送信を
開始する場合を説明したが、データ送信回路１がプロセ
ッサＣＰＵ７を介さず自律的に送出するフレームの場合
も、フレームをデータ送出端子Ｔ_XＤから送信開始した
後は、同様な手順を踏む。

共用チャネルに対するフレーム送信中において、衝突検
出回路５が衝突を検出したときは、そのことを送信バッ
ファ２及び送信制御回路４に伝える（ＣＯＤ）ととも
に、共用チャネルに対しては、セレクタ１０によりデー
タオール“１”（インタフレームタイムフィルと呼ぶ）
を衝突直後から送信する。

この時、データ送信回路１では衝突状態に関与せずデー
タ送信端子Ｔ_XＤよりフレーム送信を続行させ、送信バ
ッファ２に書き込みを続行する。送信制御回路４は衝突
検出回路５からの衝突が起きたことの通知（ＣＯＤ）を
受けとると回線空検出回路６からの共用チャネルが空に
なったことによる送信可が出るまで待機し、送信可が出
ることにより、送信バッファ２に対して再送が可能であ
ることを指示する。

送信バッファ２では、これにより衝突の生じたフレーム
の先頭から再送を第１のセレクタ９（ＳＥＬ１）のゲー
トを開くことにより開始する。再送フレームが再び衝突
を起こすことが考えられるため、送信バッファ２では、
何回衝突が生じても再送をくりかえす構成としている。

フレーム送出開始・終了識別回路３が、データ送信回路
１からのフレーム送信終了を検出すると、送信バッファ
２へのデータ書き込みを終了フラグまで書き込んで停止
させる。

以上、第５図を参照して説明した如き従来の共用チャネ
ルアクセス制御回路（なお、詳しくは、特願昭５８−１
９３０９４号の明細書を参照されたい）は、上述のよう
に構成されていたので、フレームの送出が開始されたこ
と及び送出が終了したことを検出するためのフラグパタ
ンの検出回路が必要となり、また再送のためにフレーム
をバッファリングする再送バッファが、網における透過
性保証のため送出フレームに挿入される“０”ビットに
より、オクテット単位では制御できず、ビット単位の制
御を要することになるため再送バッファの制御回路が複
雑になり、回路規模が大きくなるという欠点があった。

〔発明が解決しようとする問題点〕

そこで本発明においては、共用チャネルアクセス制御回
路において、従来要していたフラグパタンの検出回路を
不要にすること、また再送バッファをオクテッド単位で
制御可能にすること、ひいてはバッファ制御回路を簡単
化して回路規模の低減を図ること、を解決すべき問題点
としており、従って本発明は、上述のことを可能にする
共用チャネルアクセス制御回路を提供することを目的と
する。

〔問題点を解決するための手段および作用〕

そこで本発明による共用チャネルアクセス制御回路にお
いては、再送用バッファ回路をデータ送信回路の入力側
に配置して、送信すべき情報を、フラグシーケンスを含
まず、かつ網透過性を保証するためのゼロビット挿入の
なされていない情報形式でバッファリングしておき、送
信制御回路からの制御により、再送時には、再送すべき
情報を前記情報形式でデータ送信回路に供給し、データ
送信回路はこれをフレーム構成の情報に組立てて再送す
るようにして、バッファ制御回路の簡単化を図ってい
る。

更に換言すると、本発明においては、送出データの再送
に備えたバッファリングを、共用チャネルへ向けてのデ
ータ送出のためのフレーミング（フレーム形式に組立て
ること）を行う前の段階において実施するようにしたこ
とを最も主要な特徴とするもので、従来の技術とは、デ
ータの再送に備えたバッファをフレーミングを行う回路
の前に設け、バッファリングする呼制御の信号やユーザ
情報がオクテット単位で制御できるようにした点と、バ
ッファリングに際して、フレームの先頭を検出する必要
が無いため、その検出回路を不要にした点とが、端的に
云うと異なると云える。

〔実施例〕

次に図を参照して本発明の実施例を説明する。

第１図は本発明の一実施例を示すブロック図である。同
図において、５は衝突検出回路、６は空検出回路、７は
ＣＰＵ、８はメインメモリ、１０は送信データセレク
タ、１１はＣＰＵバス、１２は送信制御回路、１３はデ
ータ送信回路、１４は再送用バッファ、１５は送信フレ
ームセレクタである。

第１図に示した本発明の一実施例を、第５図に示した従
来回路と対比してみると、再送用バッファの位置が前者
ではデータ送信回路の入力側にあり、後者では出力側に
あって、その故に再送用バッファに対する制御線の本数
が、本発明の実施例による場合、従来回路に比し、著る
しく低減していることが認められるであろう。そしてこ
のことが本発明の最大の特徴であることは先にも説明し
た。

次に第１図を参照して回路動作を説明する。

端子Ｄ_Tを介して共用チャネルへ送出するためにＣＰＵ
７によりセレクタ１５を介してデータ送信回路１３に入
力された呼制御信号やユーザ情報は、同時に再送用バッ
ファ１４によりバッファリングされており、再送用バッ
ファ１４は送信制御回路１２に回線要求を通知する。送
信制御回路１２は回線要求と空検出回路６から通知され
る空検出通知（ＳＡＣＫ）との論理積から衝突検出回路
５に対してフレームが送出中であることを知らせ、衝突
の発生を監視させ、衝突検出回路５から衝突の検出が通
知されると、データ送信回路１３に対してフレーム送信
を中止するように指示する。

この後、空検出回路６から共用チャネル空が通知される
と送信制御回路１２は、データ送信回路１３を介して再
送用バッファ１４に対して送信文字要求を送って、それ
までバッファリングされていた呼制御信号やユーザ情報
を送信フレームセレクタ１５を介してデータ送信回路１
３に出力させ、バッファリングされていた前記呼制御信
号やユーザ情報を再送用バッファ１４が出力し終ると、
続く呼制御信号やユーザ情報をＣＰＵ７により出力させ
る。ここで共用チャネルへ出力される呼制御信号やユー
ザ情報はＣＰＵ７により、メインメモリ８から読み出さ
れ、データ送信回路１３へ転送される。またＣＰＵ７に
よる直接の呼制御信号やユーザ情報と再送用バッファ１
４から再送される呼制御信号やユーザ情報とは送信フレ
ームセレクタ１５により選択されるようになっており、
衝突発生時には送信データセレクタ１０により、データ
送信回路１３からのデータの代りに、“１”のデータが
選択され、共用チャネルへのデータ送信回路１３による
フレーム送信を直ちに中止する。

なお、データ送信回路１３とＣＰＵ７とは、ＣＰＵバス
１１を介して接続されているものであることは図示の通
りである。

さて、以上は本発明による共用チャネルアクセス制御回
路の一般的な説明であるが、本制御回路を先にも述べた
ＩＳＤＮの宅内系に適用する場合について以下、説明す
る。

先にも述べたように、ＩＳＤＮは各種サービスを一元的
に提供しようとする網のことであり、かかるＩＳＤＮの
構築は、現実に全世界的な課題となっており、ＣＣＩＴ
Ｔ（国際電信電話諮問委員会）においてその標準化の検
討が進められている。そしてその一環として、ＩＳＤＮ
とユーザとの間のインタフェース（ＩＳＤＮユーザ網イ
ンタフェース）で規定されるプロトコルとして、共通チ
ャネル形プロトコルが検討されている。

この共通チャネル形プロトコルは、その名のとおり、共
通の信号チャネル（本プロトコルでは信号チャネルを便
宜上、Ｄチャネルと呼ぶ）を用いて複数の情報チャネル
（情報チャネルを便宜上、Ｂチャネルと呼ぶ）の制御を
行うプロトコルである。先にも述べたように、マルチポ
イント構成をとって複数の宅内機器を収容している場
合、制御信号の転送に共用しているＤチャネルに対する
各宅内機器からのアクセス競合が起きるので、その制御
のために本発明による共用チャネルアクセス制御回路が
用いられるものであることは述べるまでもないであろ
う。

さて、以上説明した如き背景をもつＩＳＤＮユーザ網イ
ンタフェースのＤチャネルフレームを第２図(a)に示
し、その中のアドレスフィールドの詳細を第２図(b)に
示す。

第２図(a)において、３１はフレーム開始フラグ（１オ
クテット）、３２はアドレスフィールド（２オクテッ
ト）、３３はコントロールフィールド（１〜２オクテッ
ト）、３４は情報フィールド（０〜２６０オクテッ
ト）、３５はＦＣＳ（２オクテット）、３６はフレーム
終結フラグ（１オクテット）である。

Ｄチャネルフレームは最小３オクテット（フラグ、ＦＣ
Ｓ、透過性保証のために挿入されたビット０を除く）で
あり、ＩＳＤＮユーザ網インタフェースにおいてはこの
内、端末（宅内機器）が固有の値を持つアドレスフィー
ルド２オクテットを送出し終り、続くコントロールフィ
ールドの送信を始めるまでに衝突は検出されるので、衝
突検出回路５は終結フラグまで検出を行い続ける必要は
なく、衝突発生の監視終了は、ＣＰＵ７がデータ送信回
路１３に最終キャラクタの通知を行ったことにより再送
用バッファ１４が送信制御回路１２に通知する。

このような構成になっているから、データ送信回路１３
の出力をモニタし、共用チャネルフレームの開始・終了
を検出する回路（第５図における識別回路３）が不要に
なり、またフレーム再送のためのバッファ１４はオクテ
ット単位でコントロールを行うことができ、バッファ１
４の制御回路の回路規模を小さくできることになる。

なお、第２図(a)に示したＤチャネルフレームの構成
は、第６図に示したＨＤＬＣ手順におけるフレームの構
成と同じに見えるが、フレーム中のアドレスフィールド
の構成が前者と後者では異なるわけで、前者におけるそ
れを第２図(b)に示した。

第２図(b)においては、前述のバスを用いたマルチポイ
ント構成への適用のため、１６ビット長のアドレスフィ
ールド内に終端点識別子（ＴＥＩ）を設け、個々の宅内
機器にそれぞれ異なるＴＥＩの値を付与することで複数
のデータリンクコネクションを同時に設定可能としてい
る。そのほか、Ｅは拡張ビット、Ｃ／Ｒはコマンドレス
ポンスビット、ＳＡＰＩはサービスアクセスポイント識
別子、である。

第３図は本発明の第２の実施例を示すブロック図であ
る。同図において、５は衝突検出回路、６は空検出回
路、７はＣＰＵ、８はメインメモリ、１０は送信データ
セレクタ、１１はＣＰＵバス、１３はデータ送信回路、
１６は再送用バッファ、１７は送信制御回路である。

本実施例の回路動作を説明すると、再送用バッファ１６
は書込みのアドレスと読出しのアドレス別々に指定でき
るバッファ（ＲＡＭ）であり、ＣＰＵ７よりバッファ１
６にデータ書込みがあると、該バッファ１６はこれをバ
ッファリングし、書込みのアドレスを増加させ、データ
送信回路１３にデータを出力すると読み出しのアドレス
を増加させ、書込みのアドレスと読み出しのアドレスが
一致した場合は、ＣＰＵ７に書込み要求の通知をする。

共用チャネルへ出力するためＣＰＵ７によりメインメモ
リ８から読み出され再送用バッファ１６へ入力された呼
制御用の信号やユーザ情報は、該バッファ１６にバッフ
ァリングされる。バッファ１６は、入力された呼制御用
の信号やユーザ情報をデータ送信回路１３へ出力すると
共に、送信制御回路１７に回線要求の通知を行う。送信
制御回路１７は、空検出回路６からの共用チャネル空の
通知を確認し、データ送信回路１３へフレーム送信可
（ＳＤＷ）の通知を行い、衝突検出回路５と空検出回路
６にフレーム送信中の通知を行う。

衝突検出回路５はフレーム送信中の通知により衝突の発
生を監視し、衝突を検出すると通信制御回路１７に通知
（ＣＯＤ）し、通信制御回路１７は、データ送信回路１
３の送信を中断させ、再送用バッファ１６の読出しアド
レスをリセットする。バッファ１６は、バッファリング
していた呼制御用の信号やユーザ情報の１オクテットめ
を再びデータ送信回路１３へ出力し、送信制御回路１７
に回線要求の通知を行う。

この後、空検出回路６から共用チャネルの空が通知され
ると、送信制御回路１７はデータ送信回路１３にフレー
ム送信可の通知を行い、データ送信回路１３は再びフレ
ームを送り始める。

フレームの再送が始まると再送用バッファ１６はデータ
送信回路１３の要求に応じて、それまでバッファリング
していた呼制御用の信号やユーザ情報をデータ送信回路
１３へ出力するが、バッファリングしていた内容をすべ
て出力すると、すなわち読み出しアドレスと書込みアド
レスが一致すると、ＣＰＵ７に残りの呼制御用の信号や
ユーザ情報を要求する。

また前述したようにＩＳＤＮユーザ網インタフェースに
適用した場合、衝突は遅くとも、送出共用チャネルフレ
ームのアドレスフィールド（２オクテット）に続くビッ
トを共用チャネルへ送出する前には検出されるので、再
送用バッファ１６には最小３オクテット分のバッファ容
量を用意すればよい。共用チャネルへ出力される呼制御
信号やユーザ情報はＣＰＵ７によって、メインメモリ８
から読み出され再送用バッファ１６に書き込まれるもの
であることは勿論である。

衝突発生時には、送信データセレクタ１０により、送信
回路１３からのデータの代りに、“１”のデータが選択
され、Ｄチャネルへのフレーム送信を直ちに中止する。
再送用バッファ１６とＣＰＵ７はＣＰＵバス１１により
接続されるものであることは述べるまでもない。

この様な構成とすることにより、送信フレームセレクタ
（第１図における１５）が不要になり、またデータ送信
回路の出力をモニタし共用チャネルフレームの開始・終
了を検出する回路（第５図における３）が不要になり、
フレーム再送のためのバッファはオクテット単位で制御
でき、バッファの制御回路の規模を小さくできる。

〔発明の効果〕

以上説明したように、本発明によれば、共用チャネルア
クセス制御機能の内、再送のためバッファリングを、フ
ラグ付加や透過性保証のためのゼロビット挿入等のフレ
ーミングを実施する前に行うことにより、共用チャネル
フレームの開始・終了を検出する回路が不要になり、再
送用のバッファ制御もオクテット単位で行えばよいこと
になるため、ビット単位で制御する場合より回路が単純
で規模も小さくなり、共用チャネルアクセス制御回路全
体の回路規模を従来に比べ小さくできるという利点があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図
(a)はＤチャネルフレームを示す説明図、第２図(b)はＤ
チャネルフレームのアドレスフィールドの詳細を示す説
明図、第３図は本発明の第２の実施例を示すブロック
図、第４図はマルチポイント接続を採る複数の宅内機器
の接続状況を示す回路図、第５図は共用チャネルアクセ
ス制御回路の従来例を示すブロック図、第６図はＨＤＬ
Ｃ手順におけるフレームのフォーマットを示す説明図、
である。 符号の説明 １…データ送信回路、２…再送用バッファ、３…フレー
ム送出開始・終了識別回路、４…送信制御回路、５…衝
突検出回路、６…空検出回路、７…ＣＰＵ、８…メイン
メモリ、９…送信フレームセレクタ、１０…送信データ
セレクタ、１１…ＣＰＵバス、１２…送信制御回路、１
３…データ送信回路、１４…再送用バッファ、１５…送
信フレームセレクタ、１６…再送用バッファ、１７…送
信制御回路、３１…フレーム開始フラグ、３２…アドレ
スフィールド、３３…コントロールフィールド、３４…
情報フィールド、３５…ＦＣＳ、３６…終結フラグ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 愼夫 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社横須賀電気通信研究所内 (56)参考文献 特開 昭60−127842（ＪＰ，Ａ) 特開 昭61−261941（ＪＰ，Ａ) 特開 昭61−278236（ＪＰ，Ａ) 特開 昭61−239742（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】網終端装置を介して加入者回線に接続され
   ている宅内系バスに複数の宅内機器が接続され、各宅内
   機器が前記バス上のチャネルを共用して前記網終端装置
   との間で情報の送受を行なうに際し、各宅内機器からの
   前記共用チャネルへのアクセスが競合による衝突を生じ
   る場合に備えて各宅内機器に設けられた共用チャネルア
   クセス制御回路において、 前記網終端装置からの共用チャネル使用状況情報により
   共用チャネルの空きを検出する回路、同じく共用チャネ
   ル使用状況情報により共用チャネルへのアクセス衝突を
   検出する回路、フレーム構成で情報を送信するデータ送
   信回路、送信すべき情報をバッファリングしておいて再
   送に備える再送用バッファ回路、および送信制御回路を
   少なくも具備し、 前記送信制御回路は、前記空検出回路により共用チャネ
   ルの空が検出されているときのみ、前記データ送信回路
   による情報送出を許し、前記衝突検出回路により共用チ
   ャネルへのアクセス衝突が検出されたときは、前記デー
   タ送信回路による情報送出を中止させ、その後、共用チ
   ャネルの空が検出されたとき、前記再送用バッファ回路
   を利用して、衝突により消失の恐れのある既送出データ
   の再送を行なうようにすると共に、 前記再送用バッファ回路は前記データ送信回路の入力側
   に配置されていて、送信すべき情報を、フラグシーケン
   スを含まず、かつ網透過性を保証するためのゼロビット
   挿入のなされていない情報形式でバッファリングしてお
   き、送信制御回路からの制御により、再送時には、再送
   すべき情報を前記情報形式でデータ送信回路に供給し、
   データ送信回路はこれをフレーム構成の情報に組立てて
   再送するようにしたことを特徴とする共用チャネルアク
   セス制御回路。