JPH065835B2 - 共用チヤネルアクセス制御方式 - Google Patents
共用チヤネルアクセス制御方式Info
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- JPH065835B2 JPH065835B2 JP16209985A JP16209985A JPH065835B2 JP H065835 B2 JPH065835 B2 JP H065835B2 JP 16209985 A JP16209985 A JP 16209985A JP 16209985 A JP16209985 A JP 16209985A JP H065835 B2 JPH065835 B2 JP H065835B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、網終端装置を介して加入者回線に接続されて
いる宅内系バスに複数の宅内機器が接続され、各宅内機
器が前記バス上のチヤネルを共用して前記網終端装置と
の間で情報の送受を行なうに際し、各宅内機器からの前
記共用チヤネルへのアクセスが競合による衝突を生じる
場合に備えて各宅内機器に設けられた共用チヤネルアク
セス制御回路による共用チヤネルアクセス制御方式に関
するものである。
いる宅内系バスに複数の宅内機器が接続され、各宅内機
器が前記バス上のチヤネルを共用して前記網終端装置と
の間で情報の送受を行なうに際し、各宅内機器からの前
記共用チヤネルへのアクセスが競合による衝突を生じる
場合に備えて各宅内機器に設けられた共用チヤネルアク
セス制御回路による共用チヤネルアクセス制御方式に関
するものである。
一般に、電話、データ、ファクシミリ通信サービスや、
通信情報を加工する各種通信処理サービスなどの多様な
サービスを一つのデイジタル通信網で総合して提供する
網をデイジタル総合サービス網（ＩＳＤＮ）と云い、こ
のＩＳＤＮでは、多種多様なサービスを提供するため
に、該網に網終端装置を介して接続された宅内系におい
て、多種多様な宅内機器を接続する必要があり、この
際、１本の加入者線で複数の宅内機器が経済的に加入で
きるようにバス接続などによる１対ｎ（マルチポイン
ト）接続を採用することがある。
通信情報を加工する各種通信処理サービスなどの多様な
サービスを一つのデイジタル通信網で総合して提供する
網をデイジタル総合サービス網（ＩＳＤＮ）と云い、こ
のＩＳＤＮでは、多種多様なサービスを提供するため
に、該網に網終端装置を介して接続された宅内系におい
て、多種多様な宅内機器を接続する必要があり、この
際、１本の加入者線で複数の宅内機器が経済的に加入で
きるようにバス接続などによる１対ｎ（マルチポイン
ト）接続を採用することがある。
本発明は、例えばかかるマルチポイント接続の宅内機器
における共用チヤネルアクセス制御回路による共用チヤ
ネルアクセス制御方式に関するものである。
における共用チヤネルアクセス制御回路による共用チヤ
ネルアクセス制御方式に関するものである。
第３図は上述のマルチポイント接続を採る複数の宅内機
器の接続状況を示す回路図である。
器の接続状況を示す回路図である。
同図において、ＴＥ１〜ＴＥｉはそれぞれ宅内機器、Ｎ
Ｔは網終端装置としての宅内制御装置、ＢuＲ，ＢuＴは
宅内制御装置ＮＴより出ている受信および送信バス、Ｌ
は加入者回線である。加入者回線Ｌは宅内制御装置ＮＴ
を図示しないデイジタル交換機等に接続する。
Ｔは網終端装置としての宅内制御装置、ＢuＲ，ＢuＴは
宅内制御装置ＮＴより出ている受信および送信バス、Ｌ
は加入者回線である。加入者回線Ｌは宅内制御装置ＮＴ
を図示しないデイジタル交換機等に接続する。
宅内機器ＴＥ１〜ＴＥｉは、その１個ＴＥｉのみ構成を
詳しく示すが、他の何れも同様な構成を有する。宅内機
器ＴＥｉにおいてＣＮＴは呼制御情報等を伝送する共用
チヤネル（ＤＴ，ＤＲ）アクセス制御回路、ＭＰＸＴ，
ＤＭＰＸＴはそれぞれ多重化および分離回路、ＤＲは受
信呼制御情報、ＤＴは送信呼制御情報、ＢＲは受信され
るデイジタル化された通話信号、データ端末へのデータ
信号等からなるユーザ情報およびその受信端子を、また
ＢＴは同じく送信されるユーザ情報およびその送信端子
を示し、端子ＢＲ，ＢＴには、電話機、データ端末等の
宅内機器に対するデイジタル化されたユーザ情報が送受
される。
詳しく示すが、他の何れも同様な構成を有する。宅内機
器ＴＥｉにおいてＣＮＴは呼制御情報等を伝送する共用
チヤネル（ＤＴ，ＤＲ）アクセス制御回路、ＭＰＸＴ，
ＤＭＰＸＴはそれぞれ多重化および分離回路、ＤＲは受
信呼制御情報、ＤＴは送信呼制御情報、ＢＲは受信され
るデイジタル化された通話信号、データ端末へのデータ
信号等からなるユーザ情報およびその受信端子を、また
ＢＴは同じく送信されるユーザ情報およびその送信端子
を示し、端子ＢＲ，ＢＴには、電話機、データ端末等の
宅内機器に対するデイジタル化されたユーザ情報が送受
される。
Ｅはエコービツトつまり、競合の起こり得る上りチヤネ
ル（送信バスＢuＴ）の各ビツトの値を宅内制御装置Ｎ
Ｔで判定し、下りのエコーチヤネル（受信バスＢuＲ）
で返送してくるビツトである。各宅内機器では、このエ
コービツトＥを監視しており、“１”ビツトが一定数
（例えば８以上）続くと上り共用チヤネルが空きと判定
する。空きの場合、共用チヤネルに送信情報を１ビツト
ずつ送り出し、これがエコービツトの値と一致すれば送
信を継続し、不一致ならば衝突と判定し、直ちに送信を
停止し、再び空きと判定した時点で最初のビツトから再
送するようになつている。
ル（送信バスＢuＴ）の各ビツトの値を宅内制御装置Ｎ
Ｔで判定し、下りのエコーチヤネル（受信バスＢuＲ）
で返送してくるビツトである。各宅内機器では、このエ
コービツトＥを監視しており、“１”ビツトが一定数
（例えば８以上）続くと上り共用チヤネルが空きと判定
する。空きの場合、共用チヤネルに送信情報を１ビツト
ずつ送り出し、これがエコービツトの値と一致すれば送
信を継続し、不一致ならば衝突と判定し、直ちに送信を
停止し、再び空きと判定した時点で最初のビツトから再
送するようになつている。
また１Ｎ１，１Ｎ２は否定回路である。なお、宅内機器
ＴＥ１〜ＴＥｉは、総べて網側から供給されるクロツク
に同期して動作する。
ＴＥ１〜ＴＥｉは、総べて網側から供給されるクロツク
に同期して動作する。
第４図は、従来の共用チヤネルアクセス制御回路による
共用チヤネルアクセス制御方式を示す回路図である。同
図において、１１はデータ再送回路、１２はＣＰＵ、１
３は送信制御回路、１４はデータ送信回路、１５は共用
チヤネル空き検出回路、１６は衝突検出回路、１７は送
信ビツトセレクタ、１８はメインメモリ、１９はＣＰＵ
バスである。
共用チヤネルアクセス制御方式を示す回路図である。同
図において、１１はデータ再送回路、１２はＣＰＵ、１
３は送信制御回路、１４はデータ送信回路、１５は共用
チヤネル空き検出回路、１６は衝突検出回路、１７は送
信ビツトセレクタ、１８はメインメモリ、１９はＣＰＵ
バスである。
本回路の動作の概要は次の如くである。
共用チヤネルへ送信するためにＣＰＵ１２によりメイン
メモリ１８から読み出されＣＰＵバス１９を介してデー
タ再送回路１１へ１オクテツトづつ書き込まれたデータ
（情報）は、データ再送回路１１にバツフアリングさ
れ、データ再送回路１１はＣＰＵ１２からデータの書込
みが行われると、送信制御回路１３に回線要求を出力す
る。
メモリ１８から読み出されＣＰＵバス１９を介してデー
タ再送回路１１へ１オクテツトづつ書き込まれたデータ
（情報）は、データ再送回路１１にバツフアリングさ
れ、データ再送回路１１はＣＰＵ１２からデータの書込
みが行われると、送信制御回路１３に回線要求を出力す
る。
データ再送回路１１から回線要求が入力されると送信制
御回路１３は共用チヤネル空き検出回路１５からの共用
チヤネルの空きの通知（ＳＡＣＫ）と回線要求との論理
積をとり、それまでデータ送信回路１４に出力していた
回線送信持ちの信号（ＳＤＷ）を取り下げ、同時に共用
チヤネル空き検出回路１５と衝突検出回路１６にフレー
ム送信中の通知を出力する。
御回路１３は共用チヤネル空き検出回路１５からの共用
チヤネルの空きの通知（ＳＡＣＫ）と回線要求との論理
積をとり、それまでデータ送信回路１４に出力していた
回線送信持ちの信号（ＳＤＷ）を取り下げ、同時に共用
チヤネル空き検出回路１５と衝突検出回路１６にフレー
ム送信中の通知を出力する。
衝突検出回路１６はフレーム送信中の通知により衝突の
発生を監視し、衝突を検出すると送信制御回路１３に衝
突検出の通知（ＣＯＤ）を行う。衝突発生の通知がある
と送信制御回路１３はデータ送信回路１４を制御しフレ
ームの送信を中止させ、送信ビツトセレクタ１７は、そ
れまで送信していたフレームの代りに、“１”のデータ
を選択することにより、共用チヤネルへのフレーム送信
を直ちに中止させる。
発生を監視し、衝突を検出すると送信制御回路１３に衝
突検出の通知（ＣＯＤ）を行う。衝突発生の通知がある
と送信制御回路１３はデータ送信回路１４を制御しフレ
ームの送信を中止させ、送信ビツトセレクタ１７は、そ
れまで送信していたフレームの代りに、“１”のデータ
を選択することにより、共用チヤネルへのフレーム送信
を直ちに中止させる。
ここで、データ再送回路１１は書込みのアドレスと読み
出しのアドレスを独立して指定できるバツフアで、ＣＰ
Ｕ１２から送信データの書込みがあると、これをバツフ
アリングするため書込みアドレスを増加させ、データ送
信回路１４に送信データを出力すると読み出しアドレス
を増加させ、書込み、読み出しのアドレスが一致したと
きにデータ送信回路１４から出力される送信文字要求を
ＣＰＵ１２に伝える。
出しのアドレスを独立して指定できるバツフアで、ＣＰ
Ｕ１２から送信データの書込みがあると、これをバツフ
アリングするため書込みアドレスを増加させ、データ送
信回路１４に送信データを出力すると読み出しアドレス
を増加させ、書込み、読み出しのアドレスが一致したと
きにデータ送信回路１４から出力される送信文字要求を
ＣＰＵ１２に伝える。
衝突発生が通知（ＣＯＤ）されるとデータ再送回路１１
は読み出しアドレスのみクリアし、共用チヤネルへ送信
された送信データを再びデータ送信回路１４に出力しフ
レームの再送に備える。
は読み出しアドレスのみクリアし、共用チヤネルへ送信
された送信データを再びデータ送信回路１４に出力しフ
レームの再送に備える。
共用チヤネル空き検出回路１５からの空き検出の通知に
より、フレームの再送が始まると、データ再送回路１１
は、データ送信回路１４の要求に応じてバツフアリング
しておいた呼制御用の信号やユーザ情報をデータ送信回
路１４に出力するが、バツフアリングしておいた内容を
すべて出力すると、即ち書込みアドレスと読み出しアド
レスガ一致すると、ＣＰＵ１２に残りの呼制御用の信号
やユーザ情報を要求する。
より、フレームの再送が始まると、データ再送回路１１
は、データ送信回路１４の要求に応じてバツフアリング
しておいた呼制御用の信号やユーザ情報をデータ送信回
路１４に出力するが、バツフアリングしておいた内容を
すべて出力すると、即ち書込みアドレスと読み出しアド
レスガ一致すると、ＣＰＵ１２に残りの呼制御用の信号
やユーザ情報を要求する。
さて、以下説明した如き従来技術においては、上述の如
き回路構成をとつていたので、ＣＰＵから共用チヤネル
アクセス制御回路に送信データを転送する際に、共用チ
ヤネルへ該アクセス制御回路から送信データが出力され
るのに従つて、該出力データの１オクテツト単位毎に、
送信文字要求が出力されることを確認してから送信デー
タのＣＰＵから共用チヤネルアクセス制御回路（データ
再送回路）への転送を行う必要があつた。
き回路構成をとつていたので、ＣＰＵから共用チヤネル
アクセス制御回路に送信データを転送する際に、共用チ
ヤネルへ該アクセス制御回路から送信データが出力され
るのに従つて、該出力データの１オクテツト単位毎に、
送信文字要求が出力されることを確認してから送信デー
タのＣＰＵから共用チヤネルアクセス制御回路（データ
再送回路）への転送を行う必要があつた。
このため、データ転送を行う送信タスクのダイナミツク
ステツプの数が増加し、また図示せざるＤＭＡ（ダイレ
クトメモリアクセス）等による転送を行う場合では１オ
クテツト毎にバス要求を行うことになるためにＤＭＡ転
送のためのバス占有時間が増加するなどの欠点があつ
た。
ステツプの数が増加し、また図示せざるＤＭＡ（ダイレ
クトメモリアクセス）等による転送を行う場合では１オ
クテツト毎にバス要求を行うことになるためにＤＭＡ転
送のためのバス占有時間が増加するなどの欠点があつ
た。
そこで本発明においては、共用チヤネルアクセス制御に
おいて、共用チヤネルへの送信データの送受信を制御す
る制御回路（マイクロプロセツサ）におけるデータ転送
タクスのダイナミツクステツプ数を低減し、さらにデー
タ転送のために要するＣＰＵによるバス占有時間を低減
すること、を解決すべき問題点としている。従つて本発
明は上述のことを可能にする共用チヤネルアクセス制御
方式を提供することを目的とする。
おいて、共用チヤネルへの送信データの送受信を制御す
る制御回路（マイクロプロセツサ）におけるデータ転送
タクスのダイナミツクステツプ数を低減し、さらにデー
タ転送のために要するＣＰＵによるバス占有時間を低減
すること、を解決すべき問題点としている。従つて本発
明は上述のことを可能にする共用チヤネルアクセス制御
方式を提供することを目的とする。
上記目的を達成するため、本発明は、共用チヤネルアク
セス制御回路において、送信データの保持とアクセスの
衝突発生時におけるデータ再送とを司るデータ再送回路
に対して、ＣＰＵがメモリから読み出した送信データ
を、該再送回路の容量分だけ、一括して転送可能にした
ことを特徴としている。更に付言すると、従来、送信デ
ータの１オクテツト毎に、それの共用チヤネルへの送信
を確認した上で、ＣＰＵまたはＤＭＡコントローラに対
して、次の送信データの転送要求を行い、ＣＰＵまたは
ＤＭＡコントローラは該要求を待つて送信データの転送
を行つていたのに対し、本発明では、データ再送回路の
再送バツフアとしての容量分だけは、共用チヤネルへの
データ送信の確認を行わなくても、送信データをＣＰＵ
またはＤＭＡコントローラが転送できるようにした点が
従来と異なると云える。
セス制御回路において、送信データの保持とアクセスの
衝突発生時におけるデータ再送とを司るデータ再送回路
に対して、ＣＰＵがメモリから読み出した送信データ
を、該再送回路の容量分だけ、一括して転送可能にした
ことを特徴としている。更に付言すると、従来、送信デ
ータの１オクテツト毎に、それの共用チヤネルへの送信
を確認した上で、ＣＰＵまたはＤＭＡコントローラに対
して、次の送信データの転送要求を行い、ＣＰＵまたは
ＤＭＡコントローラは該要求を待つて送信データの転送
を行つていたのに対し、本発明では、データ再送回路の
再送バツフアとしての容量分だけは、共用チヤネルへの
データ送信の確認を行わなくても、送信データをＣＰＵ
またはＤＭＡコントローラが転送できるようにした点が
従来と異なると云える。
次に図を参照して本発明の実施例を説明する。
第１図は本発明の一実施例を示すブロツク図である。同
図において、２１は本発明によるデータ再送回路、２２
及び２３はそれぞれＦＩＦＯ（First In First Out）メ
モリ、２４は再送データセレクタ、２５は再送制御回
路、１２はＣＰＵ、１３は送信制御回路、１５は共用チ
ヤネル空き検出回路、１４はテータ送信回路、１６は衝
突検出回路、１７は送信ビツトセレクタ、１８はメイン
メモリ、１９はＣＰＵバスである（データ再送回路２１
を構成する２２〜２５は、本発明に関係する構成要素で
あり、１２、１３〜１９は従来技術におけるのと同一の
動作を行う構成要素である）。
図において、２１は本発明によるデータ再送回路、２２
及び２３はそれぞれＦＩＦＯ（First In First Out）メ
モリ、２４は再送データセレクタ、２５は再送制御回
路、１２はＣＰＵ、１３は送信制御回路、１５は共用チ
ヤネル空き検出回路、１４はテータ送信回路、１６は衝
突検出回路、１７は送信ビツトセレクタ、１８はメイン
メモリ、１９はＣＰＵバスである（データ再送回路２１
を構成する２２〜２５は、本発明に関係する構成要素で
あり、１２、１３〜１９は従来技術におけるのと同一の
動作を行う構成要素である）。
次に回路動作を説明する。共用チヤネルへ出力するため
ＣＰＵ１２によりメインメモリ１８から読み出されＣＰ
Ｕバス１９を介してデータ再送回路２１に書き込まれる
べきデータは、同一データが同時にＦＩＦＯ２２と２３
に入力され、ＦＩＦＯ２３に入力されたデータは、ここ
でバツファリングされており、他方、ＦＩＦＯ２２に入
力されたデータは、順次出力されて、データ送信回路１
４に入力される。
ＣＰＵ１２によりメインメモリ１８から読み出されＣＰ
Ｕバス１９を介してデータ再送回路２１に書き込まれる
べきデータは、同一データが同時にＦＩＦＯ２２と２３
に入力され、ＦＩＦＯ２３に入力されたデータは、ここ
でバツファリングされており、他方、ＦＩＦＯ２２に入
力されたデータは、順次出力されて、データ送信回路１
４に入力される。
もう少し具体的に説明すれば次の如くである。すなわ
ち、再送制御回路２５は共用チヤネルへのアクセス時に
ＦＩＦＯ２２と２３をリセツトし、ＣＰＵ１２からＦＩ
ＦＯへの送信データの書込みを行わんとするとき、送信
制御回路１３に対して回線要求を出力するとともに自律
的にＣＰＵ１２に対してデータの転送を要求し、そのこ
とによつて両ＦＩＦＯ２２と２３の書込みクロツク（図
示せず）を制御してＦＩＦＯ２２と２３のバツフアとし
ての容量分の同じ送信データを連続して同時にＦＩＦＯ
２２と２３の双方に転送させる。
ち、再送制御回路２５は共用チヤネルへのアクセス時に
ＦＩＦＯ２２と２３をリセツトし、ＣＰＵ１２からＦＩ
ＦＯへの送信データの書込みを行わんとするとき、送信
制御回路１３に対して回線要求を出力するとともに自律
的にＣＰＵ１２に対してデータの転送を要求し、そのこ
とによつて両ＦＩＦＯ２２と２３の書込みクロツク（図
示せず）を制御してＦＩＦＯ２２と２３のバツフアとし
ての容量分の同じ送信データを連続して同時にＦＩＦＯ
２２と２３の双方に転送させる。
送信制御回路１３は回線要求が入力されると、共用チヤ
ネル空き検出回路１５からの空き検出の通知（ＳＡＣ
Ｋ）と回線要求との論理積をとり、データ送信回路１４
にフレーム送信可の通知（ＳＤＷ）を行い共用チヤネル
へのフレーム送信を開始させ、共用チヤネル空き検出回
路１５と衝突検出回路１６にフレーム送信中の通知を行
う。
ネル空き検出回路１５からの空き検出の通知（ＳＡＣ
Ｋ）と回線要求との論理積をとり、データ送信回路１４
にフレーム送信可の通知（ＳＤＷ）を行い共用チヤネル
へのフレーム送信を開始させ、共用チヤネル空き検出回
路１５と衝突検出回路１６にフレーム送信中の通知を行
う。
衝突検出回路１６はフレーム送信中の通知により以後、
衝突の発生を監視し、衝突を検出すると送信制御回路１
３に通知し、送信制御回路１３はデータ送信回路１４に
よる送信を中断させ、送信ビツトセレクタ１７は“１”
の送信データをフレームに代えて選択することで共用チ
ヤネルへのフレーム送出を直ちに中止する。
衝突の発生を監視し、衝突を検出すると送信制御回路１
３に通知し、送信制御回路１３はデータ送信回路１４に
よる送信を中断させ、送信ビツトセレクタ１７は“１”
の送信データをフレームに代えて選択することで共用チ
ヤネルへのフレーム送出を直ちに中止する。
衝突が発生すると、そのことを通知された再送制御回路
２５はＦＩＦＯ２２をリセツトし、ＦＩＦＯ２３にそれ
までバツフアリングされていた送信データを、再送デー
タセレクタ２４を介してＦＩＦＯ２２に一括転送するよ
う、該セレクタ２４を制御すると共にＦＩＦＯ２２の書
込みクロツクを制御する。このようにして、ＦＩＦＯ２
３から非破壊読出し方式により読み出されてＦＩＦＯ２
２へ一括転送された送信データは、再び該ＦＩＦＯ２２
からデータ送信回路１４へ向けて送出（再送）されるこ
とができる。
２５はＦＩＦＯ２２をリセツトし、ＦＩＦＯ２３にそれ
までバツフアリングされていた送信データを、再送デー
タセレクタ２４を介してＦＩＦＯ２２に一括転送するよ
う、該セレクタ２４を制御すると共にＦＩＦＯ２２の書
込みクロツクを制御する。このようにして、ＦＩＦＯ２
３から非破壊読出し方式により読み出されてＦＩＦＯ２
２へ一括転送された送信データは、再び該ＦＩＦＯ２２
からデータ送信回路１４へ向けて送出（再送）されるこ
とができる。
なお、図からも明らかなように、ＦＩＦＯ２２と２３
は、ＦＩＦＯを構成する各段（ビツト）の対応段毎にセ
レクタ２４を介して接続されているので、１回の動作
で、ＦＩＦＯ２３の全段にわたるデータをＦＩＦＯ２２
の全段へ転送することができ、しかもＦＩＦＯ２３に
は、それがリセツトされない限り、何度データを読み出
しても、データが残つているので、衝突が発生する毎
に、何度でもＦＩＦＯ２３から２２へデータを一括転送
することができる。
は、ＦＩＦＯを構成する各段（ビツト）の対応段毎にセ
レクタ２４を介して接続されているので、１回の動作
で、ＦＩＦＯ２３の全段にわたるデータをＦＩＦＯ２２
の全段へ転送することができ、しかもＦＩＦＯ２３に
は、それがリセツトされない限り、何度データを読み出
しても、データが残つているので、衝突が発生する毎
に、何度でもＦＩＦＯ２３から２２へデータを一括転送
することができる。
このような構成になつているから、ＣＰＵは共用チヤネ
ルの衝突発生等にかかわりなくデータ再送回路を構成す
るＦＩＦＯの容量分までは送信データを一括してデータ
再送回路へ転送することができる。
ルの衝突発生等にかかわりなくデータ再送回路を構成す
るＦＩＦＯの容量分までは送信データを一括してデータ
再送回路へ転送することができる。
第２図は本発明の他の実施例を示すブロツク図である。
同図において、３１は本発明によるデータ再送回路、３
２は書込み、読み出しのアドレスが独立に設定できるバ
ツフア、３３は再送制御回路、１２はＣＰＵ、１３は送
信制御回路、１５は共用チヤネル空き検出回路、１４は
データ送信回路、１６は衝突検出回路、１７は送信ビツ
トセレクタ、１８はメインメモリ、１９はＣＰＵバスで
ある（データ再送回路３１を構成する３２、３３は本発
明に関係する構成要素であり、１２、１３〜１９は従来
技術におけるのと同一の動作を行う構成要素である）。
同図において、３１は本発明によるデータ再送回路、３
２は書込み、読み出しのアドレスが独立に設定できるバ
ツフア、３３は再送制御回路、１２はＣＰＵ、１３は送
信制御回路、１５は共用チヤネル空き検出回路、１４は
データ送信回路、１６は衝突検出回路、１７は送信ビツ
トセレクタ、１８はメインメモリ、１９はＣＰＵバスで
ある（データ再送回路３１を構成する３２、３３は本発
明に関係する構成要素であり、１２、１３〜１９は従来
技術におけるのと同一の動作を行う構成要素である）。
次に回路動作を説明する。共用チヤネルへ出力するため
にＣＰＵ１２によりメインメモリ１８から読み出されＣ
ＰＵバス１９を介してデータ再送回路３１に書き込まれ
るべきデータはバツフア３２に入力されバツフアリング
される。
にＣＰＵ１２によりメインメモリ１８から読み出されＣ
ＰＵバス１９を介してデータ再送回路３１に書き込まれ
るべきデータはバツフア３２に入力されバツフアリング
される。
もう少し具体的に説明すれば次の如くである。すなわ
ち、バツフア３２の書込み、読み出しのアドレスは再送
制御回路３３により制御可能なものであり、再送制御回
路３３は共用チヤネルへのアクセス時にバツフア３２の
書込み、読み出しのアドレスをリセツトし、３２のバツ
フア容量まで連続してＣＰＵ１２にデータの転送を要求
する。ＣＰＵ１２から送信データのバツフア３２への書
込みが行われると、再送制御回路３３は、書込みアドレ
スを増加させ、また送信制御回路１３に回線要求を行
い、バツフア３２からデータ送信回路１４に送信データ
が出力されると読み出しアドレスを増加させる。
ち、バツフア３２の書込み、読み出しのアドレスは再送
制御回路３３により制御可能なものであり、再送制御回
路３３は共用チヤネルへのアクセス時にバツフア３２の
書込み、読み出しのアドレスをリセツトし、３２のバツ
フア容量まで連続してＣＰＵ１２にデータの転送を要求
する。ＣＰＵ１２から送信データのバツフア３２への書
込みが行われると、再送制御回路３３は、書込みアドレ
スを増加させ、また送信制御回路１３に回線要求を行
い、バツフア３２からデータ送信回路１４に送信データ
が出力されると読み出しアドレスを増加させる。
このように再送制御回路３３はバツフア３２の書込みア
ドレスと読み出しアドレスを互いに独立に増加させるよ
うにアドレスクロツクを制御する。送信制御回路１３は
回線要求が入力されると共用チヤネル空き検出回路１５
からの空き検出の通知と回線要求との論理積をとり、デ
ータ送信回路１４にフレーム送信可の通知を行い共用チ
ヤネルへのフレーム送信を開始させ、共用チヤネル空き
検出回路１５と衝突検出回路１６にフレーム送信中の通
知を行う。
ドレスと読み出しアドレスを互いに独立に増加させるよ
うにアドレスクロツクを制御する。送信制御回路１３は
回線要求が入力されると共用チヤネル空き検出回路１５
からの空き検出の通知と回線要求との論理積をとり、デ
ータ送信回路１４にフレーム送信可の通知を行い共用チ
ヤネルへのフレーム送信を開始させ、共用チヤネル空き
検出回路１５と衝突検出回路１６にフレーム送信中の通
知を行う。
衝突検出回路１６はフレーム送信中の通知により以後、
衝突の発生を監視し、衝突を検出すると送信制御回路１
３に通知し、送信制御回路１３はデータ送信回路１４に
よる送信を中断させ、送信ビツトセレクタ１７は“１”
の送信データをフレームの代りに選択することで共用チ
ヤネルへのフレーム送出を直ちに中止する。
衝突の発生を監視し、衝突を検出すると送信制御回路１
３に通知し、送信制御回路１３はデータ送信回路１４に
よる送信を中断させ、送信ビツトセレクタ１７は“１”
の送信データをフレームの代りに選択することで共用チ
ヤネルへのフレーム送出を直ちに中止する。
衝突が発生すると、それを通知された再送制御回路３３
はバツフア３２の読み出しアドレスのみをリセツトし共
用チヤネルへ送信された送信データのバツフア３２から
の再読み出しを可能にして、データ送信回路１４を介す
るフレームの再送に備える。
はバツフア３２の読み出しアドレスのみをリセツトし共
用チヤネルへ送信された送信データのバツフア３２から
の再読み出しを可能にして、データ送信回路１４を介す
るフレームの再送に備える。
共用チヤネル空き検出回路１５からの空き検出の通知に
より、フレームの再送が始まると、再送制御回路３３は
データ送信回路１４の要求に応じて、バツフアリングし
ておいた呼制御用の信号やユーザ情報をバツフア３２か
らデータ送信回路１４に出力するが、バツフアリングし
ておいた内容をすべて出力すると、即ち書込みアドレス
と読み出しアドレスが一致すると、ＣＰＵ１２に対して
残りの呼制御用の信号やユーザ情報を要求する。
より、フレームの再送が始まると、再送制御回路３３は
データ送信回路１４の要求に応じて、バツフアリングし
ておいた呼制御用の信号やユーザ情報をバツフア３２か
らデータ送信回路１４に出力するが、バツフアリングし
ておいた内容をすべて出力すると、即ち書込みアドレス
と読み出しアドレスが一致すると、ＣＰＵ１２に対して
残りの呼制御用の信号やユーザ情報を要求する。
このような構成になつているから、ＣＰＵは再送制御回
路からの要求により共用チヤネルの送信状況にかかわり
なく、データ再送回路のバツフア容量分だけの送信デー
タを一括して該バツフアに転送することができる。
路からの要求により共用チヤネルの送信状況にかかわり
なく、データ再送回路のバツフア容量分だけの送信デー
タを一括して該バツフアに転送することができる。
以上説明した実施例では、データ再送回路への送信デー
タの転送はＣＰＵが制御するものとして説明している
が、本発明はかかる構成例に限定されるものではなく、
転送主体がＤＭＡコントローラ等である場合でも同一の
動作となり、本発明が適用されるものである。
タの転送はＣＰＵが制御するものとして説明している
が、本発明はかかる構成例に限定されるものではなく、
転送主体がＤＭＡコントローラ等である場合でも同一の
動作となり、本発明が適用されるものである。
本発明を適用する共用チヤネルの１例としてＩＳＤＮユ
ーザ・網インタフエースのＤチヤネルをとり、そのフレ
ーム構成を考えると、例えば、ＦＩＦＯを４段（４オク
テツト分）とすることによりＦＲＭＲ（フレームリジエ
クト）コマンド／レスポンスを除く監視フレームの転送
が一括して行え、ＦＩＦＯを９段（９オクテツト分）と
することによりすべての監視フレームの転送及びＴＥＩ
（端末終端点識別子）割当手順を含む信号フレームの転
送が一括して行なえ、好都合である。
ーザ・網インタフエースのＤチヤネルをとり、そのフレ
ーム構成を考えると、例えば、ＦＩＦＯを４段（４オク
テツト分）とすることによりＦＲＭＲ（フレームリジエ
クト）コマンド／レスポンスを除く監視フレームの転送
が一括して行え、ＦＩＦＯを９段（９オクテツト分）と
することによりすべての監視フレームの転送及びＴＥＩ
（端末終端点識別子）割当手順を含む信号フレームの転
送が一括して行なえ、好都合である。
以上説明したように、本発明によれば、共用チヤネルア
クセス制御回路に対する送信データの転送をバツフア容
量分だけ一括して転送できるので、例えばバツフアの容
量を共用チヤネルの信号フレーム長相当とすることで、
信号フームについてはデータ１オクテツト毎の送信要求
確認が不必要となり、共用チヤネルへの送信データの送
受信を制御するＣＰＵの信号フレームの送信タスクのダ
イナミツクステツプ数が低減され、同様にＤＭＡ（ダイ
レクトメモリアクセス）で転送を行う場合も、データ転
送を一括して行えるためバス制御に必要な信号のやりと
りが低減され、バスの占有時間を少なくできるという利
点がある。
クセス制御回路に対する送信データの転送をバツフア容
量分だけ一括して転送できるので、例えばバツフアの容
量を共用チヤネルの信号フレーム長相当とすることで、
信号フームについてはデータ１オクテツト毎の送信要求
確認が不必要となり、共用チヤネルへの送信データの送
受信を制御するＣＰＵの信号フレームの送信タスクのダ
イナミツクステツプ数が低減され、同様にＤＭＡ（ダイ
レクトメモリアクセス）で転送を行う場合も、データ転
送を一括して行えるためバス制御に必要な信号のやりと
りが低減され、バスの占有時間を少なくできるという利
点がある。
第１図は本発明の一実施例を示すブロツク図、第２図は
本発明の他の実施例を示すブロツク図、第３図はマルチ
ポイント接続を採る複数の宅内機器の接続状況を示す回
路図、第４図は従来の共用チヤネルアクセス制御方式を
示す回路図、である。 符号の説明 １１…データ再送回路、１２…ＣＰＵ、１３…送信制御
回路、１４…データ送信回路、１５…共用チヤネル空き
検出回路、１６…衝突検出回路、１７…送信ビツトセレ
クタ、１８…メインメモリ、１９…ＣＰＵバス、２１…
本発明によるデータ再送回路、２２，２３…ＦＩＦＯ、
２４…再送データセレクタ、２５…再送制御回路、３１
…本発明によるデータ再送回路、３２…書込み、読み出
しのアドレスが独立に設定できるバツフア、３３…再生
制御回路。
本発明の他の実施例を示すブロツク図、第３図はマルチ
ポイント接続を採る複数の宅内機器の接続状況を示す回
路図、第４図は従来の共用チヤネルアクセス制御方式を
示す回路図、である。 符号の説明 １１…データ再送回路、１２…ＣＰＵ、１３…送信制御
回路、１４…データ送信回路、１５…共用チヤネル空き
検出回路、１６…衝突検出回路、１７…送信ビツトセレ
クタ、１８…メインメモリ、１９…ＣＰＵバス、２１…
本発明によるデータ再送回路、２２，２３…ＦＩＦＯ、
２４…再送データセレクタ、２５…再送制御回路、３１
…本発明によるデータ再送回路、３２…書込み、読み出
しのアドレスが独立に設定できるバツフア、３３…再生
制御回路。
Claims (2)
- 【請求項１】網終端装置を介して加入者回線に接続され
ている宅内系バスに複数の宅内機器が接続され、各宅内
機器が前記バス上のチヤネルを共用して前記網終端装置
との間で情報の送受を行なうに際し、各宅内機器からの
前記共用チヤネルへのアクセスが競合による衝突を生じ
る場合に備えて各宅内機器に設けられた共用チヤネルア
クセス制御回路であつて、 前記網終端装置からの共用チヤネル使用状況情報により
共用チヤネルの空きを検出する回路、同じく共用チヤネ
ル使用状況情報により共用チヤネルへのアクセス衝突を
検出する回路、フレーム構成で情報を送信するデータ送
信回路、該送信回路の入力側に配置されていて、送信す
べき情報をバツフアリングしておき再送に備えるデータ
再送回路、および送信制御回路を少なくとも具備し、 前記送信制御回路は、前記空き検出回路により共用チヤ
ネルの空きが検出されているときのみ、前記データ送信
回路による情報送出を許し、前記衝突検出回路により共
用チヤネルへのアクセス衝突が検出されたときは、前記
データ送信回路による情報送出を中止させ、その後、共
用チヤネルの空きが検出されたとき、前記データ再送回
路からデータ送信回路へ、衝突により消失の恐れのある
既送出情報を供給してその再送を行なうようにした共用
チヤネルアクセス制御回路において、 前記データ再送回路は、送信すべき情報の供給側に対し
て並列に接続された第１および第２の２組から成るＦＩ
ＦＯ（First In First Out）メモリと、前記第１のＦＩ
ＦＯを構成する各段と第２のＦＩＦＯを構成する各段の
対応段同士の間に接続されたセレクタ手段と、再送制御
回路と、から成り、前記第１のＦＩＦＯの出力側は前記
データ送信回路の入力側に接続しておき、 前記再送制御回路は、共用チヤネルへのアクセス時に、
前記両ＦＩＦＯをリセットし、送信すべき情報の供給側
から、前記各ＦＩＦＯを構成する段数に等しいだけの同
一送信情報を一括して前記両ＦＩＦＯに入力しておき、
前記第１のＦＩＦＯが、その出力側から前記データ送信
回路へ情報を順次送出するようにし、その間に、前記衝
突検出回路により共用チヤネルへのアクセス衝突が検出
されたときは、前記セレクタ手段を開き、該セレクタ手
段を介して前記第２のＦＩＦＯに貯えられていた全段の
送信情報を第１のＦＩＦＯの全段に一括して書き込み、
情報の再送に備えるべく、制御するようにしたことを特
徴とする共用チヤネルアクセス制御方式。 - 【請求項２】網終端装置を介して加入者回線に接続され
ている宅内系バスに複数の宅内機器が接続され、各宅内
機器が前記バス上のチヤネルを共用して前記網終端装置
との間で情報の送受を行なうに際し、各宅内機器からの
前記共用チヤネルへのアクセスが競合による衝突を生じ
る場合に備えて各宅内機器に設けられた共用チヤネルア
クセス制御回路であつて、 前記網終端装置からの共用チヤネル使用状況情報により
共用チヤネルの空きを検出する回路、同じく共用チヤネ
ル使用状況情報により共用チヤネルへのアクセス衝突を
検出する回路、フレーム構成で情報を送信するデータ送
信回路、該送信回路の入力側に配置されていて、送信す
べき情報をバツフアリングしておき再送に備えるデータ
再送回路、および送信制御回路を少なくとも具備し、 前記送信制御回路は、前記空き検出回路により共用チヤ
ネルの空きが検出されているときのみ、前記データ送信
回路による情報送出を許し、前記衝突検出回路により共
用チヤネルへのアクセス衝突が検出されたときは、前記
データ送信回路による情報送出を中止させ、その後、共
用チヤネルの空きが検出されたとき、前記データ再送回
路からデータ送信回路へ、衝突により消失の恐れのある
既送出情報を供給してその再送を行なうようにした共用
チヤネルアクセス制御回路において、 前記データ再送回路は、送信すべき情報の供給側と前記
データ送信回路との間に接続されていて書込み、読み出
しアドレスを独立に設定可能なバツファと、該バツフア
の書込み、読み出しアドレスを制御可能な再送制御回路
と、から成り、 前記再送制御回路は、共用チヤネルへのアクセス時に、
前記書込み、読み出しのアドレスをリセットし、送信す
べき情報の供給側から、前記バツフアの容量分だけの情
報を一括して該バツフアに書込むよう書込みのアドレス
だけを増加させる制御を行うと共に、該バツフアから前
記データ送信回路へ、書込まれた前記情報を順次出力す
るように読み出しのアドレスを、前記書込みのアドレス
とは独立に、増加させるよう制御し、その間に、前記衝
突検出回路により共用チヤネルへのアクセス衝突が検出
されたときは、読み出しアドレスだけをリセットして、
情報の再読み出し（再送）に備えるべく、制御するよう
にしたことを特徴とする共用チヤネルアクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16209985A JPH065835B2 (ja) | 1985-07-24 | 1985-07-24 | 共用チヤネルアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16209985A JPH065835B2 (ja) | 1985-07-24 | 1985-07-24 | 共用チヤネルアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223648A JPS6223648A (ja) | 1987-01-31 |
| JPH065835B2 true JPH065835B2 (ja) | 1994-01-19 |
Family
ID=15748038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16209985A Expired - Lifetime JPH065835B2 (ja) | 1985-07-24 | 1985-07-24 | 共用チヤネルアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065835B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4845223B2 (ja) * | 2008-09-18 | 2011-12-28 | 象印マホービン株式会社 | 電気ケトル |
-
1985
- 1985-07-24 JP JP16209985A patent/JPH065835B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223648A (ja) | 1987-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |