JPS62171298A - Ｉｓｄｎ網内のレイア２制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、統合サービスディジタル網の網側で使用され
るレイア２制御システムに関するものである。

従来の技術 統合サービスディジタル１Ｍ（［５ＤＮ）は、加入者に
高品質のサービスを提供するディジタル網として知られ
ており、ユーザ端末と網間の信号転送がＤチャネルを介
して行われる。このＤチャネル上の情報転送の確認を受
は持つレイア２制御機能が、端末装置側と網内のそれぞ
れに配置される。

網内のレイア２制御機能の実現方法としては、回線対応
の個別プロセッサを備える回線対応方式と、一つの共通
プロセ、ソサに全回線の処理を行わせる集線方式とがあ
る。

発明が解決しようとする問題点 上記網内のライフ２制御方式のうち回線対応力式は、回
線の増加につれて個別プロセッサなど回線対応部分のハ
ードウェア規模が増大し、全体として高コストになると
いう問題がある。

一方集線方式では、回線数の増加と共にハードウェア量
節減の効果が奏されるが、全回線分の送受信データと接
続端末の状態変数を共通のメモリ上で管理しなければな
らないため、ソフトウェアが繁雑になり過ぎるという問
題がある。

発明の構成 問題点を解決するための手段 本発明に係わる網内レイア２制御システムは、各端末装
置に連なる全回線について共通のレピア２制御を行うレ
イア２制御用プロセッサと、各端末装置に連なる回線ご
とに設置されレイア１とのインタフェース部を介して対
応の回線の送受信データと状態変数を全回線について共
通に定められた所定アドレスに蓄積するバッファメモリ
と、各回線のバッファメモリの一つをレイア２制御用プ
ロセッサに選択的に接続するバッファメモリ選択回路と
を備え、レイア２制御用プロセッサは上記バッファメモ
リ選択回路を制御しつつ各回線のバッファメモリに対し
上記共通のアドレスを使用してアクセスを行うことによ
り、従来の回線対応方式と集線方式のそれぞれの欠点を
解決するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例に係わる構内のレイア２制
御システムを前後のレイア１やレイア３と共に示すブロ
ック図である。

回線（Ｌ、　、Ｌ、　　・・・Ｌ、、）は、ＩＳＤＮ勧
告におけるベーシックアクセス（２Ｂ＋Ｄ）用でも一次
群アクセス（３０Ｂ＋Ｄ）用でもよいが、ここではベー
シックアクセス（２Ｂ＋Ｄ）用とする。回線（ＬＯ〜Ｌ
、）は、網終端装置（Ｎ　Ｔ　。

〜ＮＴ、、）で終端され、更にパッシブバス（Ｔ０〜Ｔ
、）を介してＩＳＤＮ勧告に基ずく端末装置（Ｔ　Ｅ　
Ｏ〜ＴＥ、、）に接続される。

回線（Ｌ、−Ｌ、）を終端する網側回線終端装置（ＬＬ
　ＩＮＦ、　、ＬＬ　ＩＮＦ、・・・ＬＩＩＮＦ、１）
は、ＩＳＤＮ勧告に従ってＢチャネル（通信チャネル）
とＤチャネル（制御信号チャネル）で構成される回線の
情報をチャネル分離し、分離したＢチャネルを時分割ス
イッチ（ＴＤＮＷ）に接続する。一方、網側回線終端装
置（ＬＩＩＮＦＯ〜Ｌ１１ＮＦ、）で分離されたＤチャ
ネル情報は、ＩＳＤＮ勧告に従ってレピア２制御を行う
レイア２制御プロセッサ（ＣＰ　Ｕ）にメモリコントロ
ーラ（ＭＭＣ）とプロセッサバス（Ｐ）を介して転送さ
れる。このプロセッサバス（Ｐ）には、レイア２制御プ
ロセッサの制御プログラムを格納するＲＯＭと、レイフ
コ制御部（Ｌ　３　Ｃ）へのインタフェース回路（ＩＮ
Ｆ）も接続されている。　　レイア２制御プロセッサ（
ＣＰ　Ｕ）によって誤り検出や訂正が行われたＤチャネ
ル内情報は、プロセッサバス（Ｐ）とインタフェース回
路（ＩＮＦ）を介してＩＳＤＮ勧告に従うレイフコ制御
部（Ｌ３Ｇ）に転送される。

第１図の網側回線終端装置（Ｌ　１１　ＮＦＯ−Ｌｌ　
ＩＮＦ、）は全て同一の構成と機能を有している。これ
ら網側回線終端装置の構成を網側凹線終端装置（ＬＬＩ
ＮＦ、）で代表して第２図に示す。

図中、ＬＬ、は網側の回線終端回路であり、これは端末
（ＴＥＯ）を収容する宅内系の網終端装置（ＮＴ、））
と回線（Ｌｏ）を介して接続される。

この回線上のデータ伝送方式は、エコーキャンセラ方式
、ピンポン伝送方式、全二重転送機能を有するディジタ
ル４線方式など適宜なものでよく、これらの伝送方式に
応じて回線終端回路（ＬＬ（１）の構成は異なり得る。

ただし、いずれの伝送方式においてもチャネル多重／分
離回路（ＳＤＩ）とのインタフェースは同一であること
が望ましい。

チャネル多重／分離回路（ＳＤＩ）は、この実施例のＩ
ＳＤＮベーシツクアクセス（２Ｂ＋Ｄ）のＢチャネル（
通信チャネル）とＤチャネル（制御信号チャネル）の多
重化や分離を行う。

網側回線終端装置（ＬＩＩＮＦｏ）内のバッファメモリ
　（ＢＵＦ）は、Ｄチャネル信号の送・受信バッファを
備えている。以下の説明においては、とにする。

■、受信信号の流れ （１）！？側回線終端装置（ＬＩＩＮＦ）が端末装置（
ＴＥ）から受けた受信信号は、チャネル多重／分離回路
（ＳＤｒ）でＢチャネルとＤチャネルに分離された後、
Ｄチャネル信号はインタフェース回路（ＤＭＡＣ）に転
送される。ＩＳＤＮ勧告によればＤチャネル信号は、開
始フラグと終結フラグ（共に０１１１１１１０）によっ
て囲まれている。インタフェース回路（ＤＭＡＣ）は、
まずＤチャネル情報の開始フラグの検出を行う。インタ
フェース回路（ＤＭＡＣ）は、上記開始フラグを検出す
ると、引き続きチャネル多重／分離回路（ＳＤＩ）から
転送されてくるＤチャネル情報を１バイトずつアドレス
を更新しながら受信バッファ（ＲＢ）に書込む。インク
フェース回路（ＤＭＡＣ）は、終結フラグを検出すると
受信バッファ　（ＲＢ）へのデータの書込みを終了し、
受信完了フラグと受　信データバイト数を受信完了フラ
グ書込みエリア（ＲＦＰ）に書込む。

この受信バッファ　（ＲＢ）は、ＩＳＤＮのＤチャネル
の最大信号数、すなわちＤチャネルパケット最大信号数
の２６５バイトを蓄積できるだけの容量が必要である。

（２）レイア２制御プロセッサ（ＣＰ　Ｕ）は、メモリ
コントローラ（ＭＭＣ）を介して各網側回線終端装置（
ＬＬＩＮＦ）のバッファ（ＢＵＦ）内の受信完了フラグ
を監視する。その監視方法は種々考えられるが、本実施
例では、第３図のタイムチャートに示すように、各網側
回線終端装置（ＬＩＩＮＦ）の受信完了フラグを周期的
に走査するものとする。

また、各網側回線終端装置（ＬＬＩＮＦ）のバッファ内
の受信完了フラグ設定エリア（ＲＦＦ）と受信バッファ
　（ＢＲ）のアドレスは、レイア２制御プロセッサ（Ｃ
Ｐ　Ｕ）とレイフコ制御部（Ｌ　３　Ｃ）から見て同一
値に設定されている。１４７２ｍ１ｌ？卸プロセッサ（
ＣＰ　Ｕ）は、いずれかの網側回線終端装置（ＬＬＩＮ
Ｆ）の受信完了フラグや受信バッファ内の受信データを
読む際、まず最初にメモリコントローラ（ＭＭＣ）に対
してアクセス対象の網側回線終端装置（ＬＩＩＮＦ）の
指定を行う。メモリコントローラ（ＭＭＣ）は、指定さ
れた網側回線終端装置（ＬＬＩＮＦ）とレイア２制御プ
ロセッサ（ＣＰ　Ｕ）とを接続する。

（３）レイア２制御プロセッサ（ＣＰＵ）は、指定した
網側回線終端装置（ＬＬＩＮＦ）との接続が完了すると
、そのバッファ　（ＢＵＦ）内の受信完了フラグ設定エ
リア（ＲＦＰ）の読出しを行う。レイア２制御プロセッ
サ（ＣＰ　Ｕ）は、この受信完了フラグが設定されてい
ることを検出すると、受信バッファ　（ＲＢ）に蓄積さ
れている受信データを読取り、ＩＳＤＮレイア２制御で
規定されている制御を施した後、プロセッサハス（Ｐ）
とインタフェース回路（ＩＮＦ）を介して、レイフコ制
御部（Ｌ　３　Ｃ）へ受信バイト数だけ受信データを送
出する。

上記レイアノ制御において、データ退避用のワークエリ
アが必要であれば、第２図中点線で示すワークエリア（
ＷＡ）を設けておく。各網側回線終端装置（ＬＩＩＮＦ
）のワークエリア（ＷＡ）のアドレスも、レイア２市Ｉ
Ｊ？卸フ゛ロセッサとレイアコ制御部（Ｌ　３　Ｃ）か
ら見て同一値となるように設定されている。

（４）前述のように、レイア２制御プロセッサ（ＣＰＵ
）は、各網側回線終端装置（ＬＬＩＮＦ）の受信バッフ
ァ　（ＲＢ）のアドレス、受信完了フラグ設定エリア（
ＲＦＰ）のアドレス及びワークエリア（ＷＡ）のアドレ
スを同一値としてアクセスすることができる。従って、
各網側回線終端装置ＬＬＩＮＦごとに、ＲＯＭ内の共通
プログラムに従って同一アドレスを使用してバッファに
対するアクセスとレイアノ制御′１■を周期的に実行す
ることができる。

第４図は、上述したレイア２制御プロセッサによるレイ
アノ制御の手順をまとめて示すフロ−チャートである。

■、送信信号の流れ （１）送信信号は、レイア３制御部から端末側に送出さ
れるＤチャネル情報である。レイア２制御プロセッサ（
ＣＰＵ）は、祖側回′ｆａ柊端装置（ＬＩＩＮＦ）のア
クセス周期でインタフェース回路（ＩＮＦ）を走査する
ことによりレイアコ側からの送信データの有無を検出し
、送信データを検出すると、この送信データに対してレ
イア２制御を行った後メモリコントローラ（ＭＭ　Ｃ）
を介して対応の網側回線終端装置（ＬＩＴＮＦ）の送信
バッファ　（ＳＢ）に蓄積する。

すなわち、受信の場合と同様に、各網側回線終端装置（
ＬＩＩＮＦ）の送信バッファ　（ＳＢ）のアドレスはレ
イア２制御プロセッサ（ＣＰＵ）から見て同一値となる
ように設定されており、レイアク制御プロセッサ（ＣＰ
　Ｕ）は、メモリコントローラ（ＭＭＣ）を制御して、
アクセス対象の網側回″！ａ終端装置（ＬＩＩＮＦ）の
送信バッファ（ＳＢ）に接続させたのち、接続された送
信バッファ　（ＳＢ）の先頭アドレスから書込みアドレ
スを歩進させつつ送信データを蓄積し、全送信データの
蓄積完了後、送信完了フラグと送信データバイト数を送
信完了フラグ設定エリア（Ｓ　Ｆ　Ｆ）に設定する。

（２）インタフェース回路（ＤＭＡＣ）は上記送信完了
フラグを監視し、これが設定されたことを検出すると、
ＩＳＤＮ勧告に従いデータの開始フラグ（０１１１１１
１０）を先頭に送信バッファから順次読出したデータを
送出し、最後に送信データ完了終結フラグ（１１１１１
１１０）を付加する。

（３）チャネル多重／分離回路（ＳＤＩ）は、開始フラ
グと終結フラグ（共に０１１１１１１０）と、これらに
囲まれたＤチャネルの送信データを時分割スイッチ（Ｔ
ＤＮＷ）からのＢチャネルと多重化し、回線終端回路（
ＬＬ）に転送する。

（４）回線終端回路（Ｌ　Ｌ）は、チャネル多重／分離
回路（ＳＤＩ）から受けた信号を回線のデータ伝送方式
に見合う形式で（例えばエコーキャンセラ方式で）対応
の網終端装置（ＮＴ）に送出する。

発明の効果 以上詳細に説明したように、本発明のレイア２制御シス
テムは、各回線ごとに送受信バッファを付加することに
よってＤチャネル情報に関しレイア２制御プロセッサと
のインタフェースをとる構成であるから、回線対応に個
別プロセッサを設置する従来の回線対応方式に比べてハ
ードウェア量を大幅に節減できる。

また、レイア２制御プロセッサからみた各回線ごとの送
受信バッファのアドレスが同一であるため、共通のレイ
ア２制御プログラムを各回線ごとに周期的に走行させる
ことにより、従来の集線方式に比べてソフトウェアを格
段に簡易することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のレイア２制御システムの構
成を前後のレイアと共に示すブロック図、第２図は第１
図の網側回線終端装置（ＬｌｒＮＦ）の構成の一例を示
すブロック図、第３図はレイアク制御プロセッサ（ＣＰ
　Ｕ）による各網側回線終端”Ａ置（Ｌ　Ｌ　Ｉ　ＮＦ
）内受信バッファのアクセス方法の一例を説明するため
のタイムチャート、第４図はレイア２制御プロセッサ（
ＣＰ　Ｕ）による各網側回線終端装置（ＬＩＩＮＦ）内
受信バッファのアクセス手順を示すフローチャートであ
る。 割スイッチ、Ｍ　Ｍ　Ｃ・・メモリコントローラ、ＣＰ
ｔＪ・・・レイア２制御プロセッサ、ＲＯＭ・・レイア
２制御プログラムを格納するリードオンリーメモリ、Ｌ
３Ｃ・・レイア３制御部、ＬＬ・・網側回線終端装置、
ＳＤＩ・・チャネル多重／分離回路、ＤＭＡＣ・・イン
タフェース回路、ＢＵＦ・・バッファ。

Claims (1)

1. 【特許請求の範囲】 ＩＳＤＮ網内において、 各端末装置に連なる全回線に対しレイア２制御を行うレ
   イア２制御用プロセッサと、 各端末装置に連なる回線ごとに設置され、レイア１との
   インタフェース部を介して、対応の回線の送受信データ
   と状態変数を全回線について共通に定められた所定アド
   レスに蓄積するバッファメモリと、 各回線のバッファメモリの一つをレイア２制御用プロセ
   ッサに選択的に接続するバッファメモリ選択回路とを備
   え、 前記レイア２制御用プロセッサは、前記バッファメモリ
   選択回路を制御しつつ各回線のバッファメモリに対し前
   記共通のアドレスを使用してアクセスを行うことを特徴
   とするＩＳＤＮ網内のレイア２制御システム。