JPH05242006A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 外部記憶装置資源の効率的な利用を可能と
し、明示的なリザーブコマンドやリリースコマンドの廃
止と特定ＣＰＵへの優先的なリソースの提供を可能にす
る。 【構成】 例えばＣＰＵ１０と外部記憶装置１００との
間のデータ転送を、外部記憶装置１００の記憶単位の整
数倍の長さのパケットで行い、該パケットとしてはリク
エスト系とレスポンス系を示す２種類のパケットがあ
り、ＣＰＵ１０から外部記憶装置１００の指定記憶デバ
イス３０へのリクエストに対しては該指定記憶デバイス
３０からのレスポンスの受信により、次のリクエストが
ＣＰＵ１０から発行可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、計算機システムの資
源管理方式に係わり、特に複数の計算機間で磁気ディス
ク等の外部記憶装置を共有する場合に好適な制御を行う
メモリ制御方式に関するものである。

【０００２】

【従来の技術】図６は例えば公開特許公報平２−１０４
２４号に示された従来のメモリ制御方式を用いた計算機
システムの構成を示すブロック図である。図６において
１０，１１，１２は磁気ディスク装置等の補助記憶装置
２１ａ〜２１ｃを共有する計算機のＣＰＵ、１３，１
４，１５は独立のＯＳ（オペレーティングシステム）で
ある。各ＣＰＵ１０，１１，１２は、それぞれチャネル
１１６，１１７，１１８と接続され、各チャネル１１
６，１１７，１１８は制御用メモリ２０を有する補助記
憶制御装置１９を介して被制御対象の補助記憶装置２１
ａ〜２１ｃと接続されている。

【０００３】次に動作について説明する。ＣＰＵ１０，
１１，１２間で共用する補助記憶装置２１ａ〜２１ｃ上
のデータに対するアクセスは、１時点では１つのＣＰＵ
からしかできない。このためユーザは、当該補助記憶装
置の使用権を得るための排他制御要求を当該ＣＰＵのＯ
Ｓに対し発行しなければならない。排他制御要求を受け
とったＯＳは、排他制御要求の後の最初のデータ転送入
出力要求に対応するＣＣＷ（チャネルコマンド語）の先
頭に排他制御用のリザーブコマンドをチェインする。Ｃ
ＣＷはチャネルを通り補助記憶制御装置１９に伝えられ
る。ＣＣＷは例えば図７で示す形式になっている。ＣＣ
Ｗ７１の最初はコマンドコードであり、このコマンドコ
ードは例えばリザーブコマンドがＸ’２４’、リリース
コマンドがＸ’４４’、無条件リザーブコマンドがＸ’
５４’で表現される。リザーブコマンドは、排他制御識
別子７２をキーとして、補助記憶装置２１ａ〜２１ｃの
ロックを確保し、他のＣＰＵからの使用を禁止する。リ
リースコマンドは、排他制御識別子７２をキーとしたロ
ックを解除する。無条件リザーブコマンドは、排他制御
識別子７２をキーとした他のＣＰＵのロックを強制的に
解除し、自ＣＰＵに、排他制御識別子７２をキーとした
ロックを確保するコマンドである。

【０００４】例えばリザーブコマンドを受けとった補助
記憶制御装置１９は、リザーブコマンドに指定された排
他制御識別子７２をキーとし、補助記憶制御装置１９内
の制御用メモリ２０に記憶された排他制御識別子管理テ
ーブル（図示せず）を参照する。補助記憶制御装置１９
は、排他制御識別子管理テーブルに該排他制御識別子７
２がすでに登録されている場合、その排他制御識別子７
２の登録を行ったチャネルルートを読みだし、今回発行
されたリザーブコマンドのチャネルルートと一致する
か、または同一のチャネルパスグループに属するかの判
定を行う。これにより、他のＣＰＵから当該データセッ
トが他のＣＰＵからロックされていないと判断された場
合、排他制御識別子管理テーブルに該排他制御識別子７
２を登録する。すでに他のＣＰＵにロックが確保されて
いる場合は、要求ＣＰＵに対しデバイスの使用中を報告
する。

【０００５】また、リリースコマンドは、排他制御識別
子管理テーブルから該排他制御識別子７２の削除を行
う。無条件リザーブコマンドは、排他制御識別子管理テ
ーブルに該排他制御識別子７２の登録を強制的に行う。

【０００６】

【発明が解決しようとする課題】従来のメモリ制御方式
は以上のように構成されているので次のような問題点が
あった。第１に、補助記憶制御装置にすべての信号／デ
ータが集結しているので性能のボトルネックがここで発
生する。第２に、補助記憶制御装置によりＣＰＵのアク
セスがシリアル化されてしまうので、あるＣＰＵが大量
のデータ転送を行うとその後に続くＣＰＵのアクセスが
待たされることになり１／０タイムアウトエラーを誘発
することになる。第３に、リザーブコマンドを発行した
ＣＰＵがシステムダウンするとリザーブされた補助記憶
装置が使用不能になる。この状態を回復するための無条
件リザーブコマンドの発行は、補助記憶装置以外の手段
で各ＣＰＵが通信しシステムダウンを起こしたＣＰＵを
検知／判断しそれを管理する上位ＣＰＵが行う必要があ
るためのこのコマンド自体の発行が難しい。

【０００７】この発明は上記のような問題点を解決する
ためになされたもので、外部記憶装置資源の効率的な利
用を可能とし、明示的なリザーブコマンドやリリースコ
マンドの廃止と特定の中央処理装置への優先的な外部記
憶装置資源の提供を可能とするメモリ制御方式を得るこ
とを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るメモリ制
御方式は、当該中央処理装置と外部記憶装置１００との
間のデータ転送を、該記憶装置１００の記憶単位の整数
倍の長さのパケットで行い、該パケットとしてはリクエ
スト系とレスポンス系を示す２種類のパケットがあり、
当該中央処理装置から外部記憶装置１００の指定記憶デ
バイスへのリクエストに対しては該指定記憶デバイスか
らのレスポンスの受信により、次のリクエストが当該中
央処理装置から発行可能となるように制御するものであ
る。

【０００９】

【作用】例えば中央処理装置１１と外部記憶装置１００
との間のデータ転送は、この記憶装置１００の記憶単位
の整数倍の長さのパケットで行われる。中央処理装置１
１が外部記憶装置１００の記憶デバイス３３へリクエス
ト系のパケットを発行すると、記憶デバイス３３からの
レスポンス系のパケットを受信するまでは次のリクエス
ト系のパケットを発行できない。したがって、中央処理
装置１１は外部記憶装置１００の記憶デバイス３３から
レスポンス系のパケットを受信すれば、次のリクエスト
系のパケットを発行できる。

【００１０】

【実施例】図１はこの発明の一実施例に係るメモリ制御
方式を用いた計算機システムの構成を示すブロック図で
ある。図１において、図６に示す構成要素に対応するも
のには同一の符号を付しその説明を省略する。図１で１
６，１７，１８はＣＰＵ１０，１１，１２と外部記憶装
置１００を接続するためのホストアダプタで、ＣＰＵ１
０，１１，１２からのコマンドを解析し外部記憶装置１
００に適した形に処理したり外部記憶装置１００からの
データをＣＰＵ１０，１１，１２に適した形に処理する
機能がある。２２ａ，２２ｂ，２２ｃはホストアダプタ
１６，１７，１８と外部記憶装置１００を接続する信号
線で、長距離でのデータ送受信を行うために光ファイバ
ーなどを使用する。２３，２４，２５はホストアダプタ
１６，１７，１８と外部記憶装置１００をインターフェ
イスするポートアダプタで、ホストアダプタ１６，１
７，１８とは対で使用される。２６は外部記憶装置１０
０内のデータバスで、データ転送はバーストで行われ、
このデータバス２６のデータ転送能力はこの外部記憶装
置１００に接続されるＣＰＵ１０，１１，１２のデータ
転送率の総和を越える高速タイプである。２７，２８，
２９は磁気ディスク等の外部記憶デバイスを制御するた
めの外部記憶制御装置であるディスクアダプタで、ＳＣ
ＳＩ等の外部記憶デバイス制御のためのデータバス３９
を生成／制御する。３０から３８は外部記憶デバイス
で、Ａ１からＣ３までそれぞれユニークにアドレッシン
グされている。ホストアダプタ１６，１７，１８、ポー
トアダプタ２３，２４，２５、ディスクアダプタ２７，
２８，２９も同様にユニークにアドレッシングされてい
る。

【００１１】図２は図１中のホストアダプタの構成を示
すブロック図である。図２において、２００はシステム
バス２０４や内部バス２０５とのデータの入出力を行う
システムバスインターフェイス、２０１はマイクロプロ
セッサ、２０２はＤＭＡ（直接メモリアクセス）コント
ローラ、２０３はポートアダプタとのデータの入出力を
行うフロントインターフェイスである。システムバス２
０４は計算機のＣＰＵ１０，１１，１２（図１参照）に
接続されている。

【００１２】図３は図１の実施例においてホストアダプ
タからディスクアダプタ間で使用しているパケットの形
式を示したもので、パケット形式は（ａ），（ｂ），
（ｃ）のように３つの形式がある。まず（ａ）のＨｅａ
ｄｉｎｇは目的のエレメントへ制御／状態情報を伝達す
るために使用するパケットである。ここで４０は目的エ
レメントのアドレスを格納するためのエリアで、各エレ
メントはこの値を参照し自分のアドレスと一致した場
合、このパケットをとり込む。自アドレスに一致しない
パケットはポートアダプタの場合、ホストアダプタから
送出されたデータは内部データバス２６へ送出し、内部
データバス２６上のデータは無視する。ディスクアダプ
タの場合、自アドレスに一致しないパケットは無視す
る。４１はソースアドレスでパケット送出元のアドレス
が格納されている。レスポンス系のパケットはリクエス
ト系パケットのこのアドレスを目的（ディストネーショ
ン）アドレスとして再使用する。４２はディスク情報で
ディスクの制御情報やステータスが格納される。４３は
パケットタイプで、ここでこのパケットが何であるか例
えばリクエスト系／レスポンス系、リード／ライトなど
が示される。

【００１３】（ｂ）のＨｅａｄｉｎｇ＋１Ｌｏｇｉｃａ
ｌ Ｂｌｏｃｋ ＤａｔａはＨｅａｄｉｇ情報／ステー
タスとともに外部記憶装置１００からの／外部記憶装置
１００へのデータをディストネーションへ送るためのも
ので外部記憶装置１００の１単位長のデータ４４を送
る。ＣＰＵからのデータ書き込みの場合、１単位長に満
たないデータについてその不足分を埋めるのはホストア
ダプタの責任である。

【００１４】（ｃ）のＨｅａｄｉｎｇ＋２Ｌｏｇｉｃａ
ｌ Ｂｌｏｃｋ ＤａｔａはＨｅａｄｉｇ情報／ステー
タスとともに外部記憶装置１００からの／外部記憶装置
１００へのデータをディストネーションへ送るためのも
ので外部記憶装置１００の２単位長のデータ４５を送
る。なお、図３における４０，４１，４２，４３の内容
は図２のマイクロプロセッサ２０１により生成される。
また、図３における４４，４５の内容は図２のＤＭＡコ
ントローラ２０２により計算機（ＣＰＵ）から直接デー
タが受信される。

【００１５】この実施例におけるデータの転送はこのＨ
ｅａｄｉｎｇ＋１ＬｏｇｉｃａｌＢｌｏｃｋ Ｄａｔａ
とＨｅａｄｉｎｇ＋２Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ｄ
ａｔａの組合わせで実行される。

【００１６】この実施例のメモリ制御方式の特徴は、当
該ＣＰＵと外部記憶装置１００との間のデータ転送を、
該記憶装置１００の記憶単位の整数倍の長さのパケット
で行い、該パケットとしてはリクエスト系とレスポンス
系を示す２種類のパケットがあり、当該ＣＰＵから外部
記憶装置１００の指定記憶デバイスへのリクエストに対
しては該指定記憶デバイスからのレスポンスの受信によ
り、次のリクエストがＣＰＵから発行可能となるように
制御する。

【００１７】なお、上記記憶単位とはアクセス対象の記
憶装置に対する１回のアクセスで読み書きできる単位あ
るいはアドレス等により特定できる記憶単位を言う。例
えば計算機の主記憶装置であれば８ビットを単位とした
バイトが記憶単位となる。外部記憶装置は一般に大容量
であるためデータの記憶（ＷＲＩＴＥ）／読みだし（Ｒ
ＥＡＤ）は計算機の主記憶装置よりも大きい単位で行
う。この単位がディスクドライブではセクターと呼ば
れ、単位は例えば商品名ＭＥＬＣＯＭ７０／ＭＸのコン
ピュータでは１０２４バイトである。よって本実施例で
は１０２４バイトを単位としてパケットを使用する。

【００１８】次に図２に示すホストアダプタの動作を説
明する。例えばＣＰＵからのデータを外部記憶装置に転
送する場合、マイクロプロセッサ２０１は図３に示すよ
うなパケットのヘディング部（Ｈｅａｄｉｎｇ）を生成
し内部バス２０５を介してフロントインターフェイス２
０３へ渡す。次にマイクロプロセッサ２０１はシステム
バス２０４からシステムバスインターフェイス２００を
経由して内部バス２０５にデータを流すようにシステム
バスインターフェイス２００に指示する。同時にマイク
ロプロセッサ２０１は、ＤＭＡコントローラ２０２に対
し上記データをマイクロプロセッサ２０１を経由せずに
直接フロントインターフェイス２０３にセットするよう
に指示する。これによりフロントインターフェイス２０
３はパケットのデータ部を高速に次段のポートアダプタ
へ渡す。このようにしてデータパケットが生成される。

【００１９】外部記憶装置のデータをＣＰＵに転送する
場合、フロントインターフェイス２０３から入力データ
が内部バス２０５に流されると、マイクロプロセッサ２
０１がヘディング部からパケットの種類とデータの長さ
を解析しＤＭＡコントローラ２０２を使ってデータ部を
システムバスインターフェイス２００およびシステムバ
ス２０４を経由してＣＰＵに伝える。

【００２０】図４はこの実施例においてパケットがどの
ように実行されるかを示したプロトコルフロー図であ
り、ＣＰＵ１０、ホストアダプタ１６、ポートアダプタ
２３を経由で並列動作でディスクＢ１（Ｄｉｓｋ Ｂ
１）とディスクＣ１（ＤｉｓｋＣ１）にリード起動をか
けた場合を示す。図５はノーオペレーション（Ｎｏｐ）
パケットを使ってデータパス系試験を実行している様子
を示すプロトコルフロー図である。なお、図４および図
５において、ディスクＢ１，Ｃ１は図１における外部記
憶デバイス３３，３６に相当する。

【００２１】次に図１の実施例の動作について図４によ
り説明する。ＣＰＵ１０からリード起動を外部記憶デバ
イスＢ１へかけるとホストアダプタ１６はＣＰＵ１０内
の制御情報（例えばＣＣＷ）を読みだし外部記憶装置１
００に適したパケット形式へ変換する。このパケットは
ポートアダプタ２３へ信号線２２ａを経由して送出され
る。Ｒｅａｄ Ｒｅｑｕｅｓｔ Ｐａｃｋｅｔ（ａ１，
Ｂ１）がそれである。このパケットは上述したように最
大長が規定されているのでデータパスを長時間占有する
ことがないため、ＣＰＵ１０およびホストアダプタ１６
はただちにディスクＣ１へのリード起動（Ｒｅａｄ Ｒ
ｅｑｕｅｓｔ Ｐａｃｋｅｔ（ａ２，Ｃ１））をディス
クＢ１と同様に実行できる。これらのパケットはポート
アダプタ２３に対するものではないのでそのまま内部バ
ス２６へ送出される。ディスクアダプタ２８，２９はこ
れらパケットが自分の管理する外部記憶デバイスに対す
るものである場合、該当するパケットを取り込み制御情
報を解析して該当ディスクへ送る。

【００２２】この図４ではディスクＢ１よりディスクＣ
１の方が先に動作を終了しているので、ディスクアダプ
タ２８はリクエストパケットの動作終了を示すレスポン
スパケットを送出している。Ｒｅａｄ Ｒｅｓｐｏｎｓ
ｅ Ｐａｃｋｅｔ（ａ２，Ｃ１）がそれである。このよ
うに各パケットはＲＥＡＤ／ＲＥＳＰＯＮＳＥが対で実
行されることとパケットの中にソースとディストネーシ
ョンの各アドレスが格納されているため、このようにパ
ケットの順序の入れ替わりが可能となっている。ディス
クＢ１へのアクセスは１回のパケット転送では終了しな
かったため、ひきつづきＲｅａｄ Ｒｅｓｐｏｎｓｅ
Ｐａｃｋｅｔ（ａ１，Ｂ１）受信後Ｒｅａｄ Ｒｅｑｕ
ｅｓｔ Ｐａｃｋｅｔ（ａ１，Ｂ１）の送信が行われ
た。このようにディスクアダプタはレスポンスを返すタ
イミングを制御できるため公平な資源のアクセス、ある
いは優先的資源のアクセスが可能となる。

【００２３】この図４においてポートアダプタ２３とデ
ィスクアダプタ２８の間のパケット列は内部バス２６の
トラフィックを示すものでありここでも特定データのバ
スの占有がないことがわかる。また、ここで外部記憶装
置１００内で使用されているパケットはＣＰＵのコマン
ド形式に左右されない外部記憶に適した形式となってい
るため外部記憶装置１００として資源の利用効率が高
い。

【００２４】次に図５によりオンライン中のデータパス
系チェックの方法を説明する。この図５はチェックシー
ケンスのみをぬきだして書いているが、このチェックに
使うコマンドもまたパケットであるので通常のパケット
シーケンス中に多重化することができる。まずＣＰＵ１
０はホストアダプタ１６内の特定レジスタに対しＲＥＡ
Ｄ／ＷＲＩＴＥ／ＣＯＭＰＡＲＥ（リード／ライト／比
較）を行いホストアダプタ１６が正常であるかどうかを
試験する。正常であればホストアダプタ１６が使用可能
であるためポートアダプタ２３に対して“Ｎｏｐ”リク
エストパケットを発行するように命令する。“Ｎｏｐ”
レスポンスパケットがポートアダプタ２３から返ってき
たらポートアダプタ２３は正常であるので次にディスク
アダプタ２８に対して“Ｎｏｐ”リクエストパケットを
発行するように命令する。“Ｎｏｐ”レスポンスパケッ
トがディスクアダプタ２８から返ってきたらディスクア
ダプタ２８は正常である。次に外部記憶デバイスに対し
て“ＣＨＥＣＫ”リクエストパケットを発行する。この
リクエストは外部記憶デバイスに特別に予約されたＣＰ
Ｕのプログラムは使用しない記憶領域に対してＲＥＡＤ
／ＷＲＩＴＥ／ＣＯＭＰＡＲＥを行うものである。この
結果が正常であればこの一連のチェックに使用したデー
タパス系は正常であると判断できる。また異常があった
場合でもどの部位で異常が起こったかが判断できること
になる。なお、、図１中のすべての能動エレメントは実
際の動作に影響を与えないノーオペレーション（Ｎｏ
ｐ）のようなリクエストに対しては一定時間内にレスポ
ンスを返す機能を持つ。

【００２５】以上のように、本実施例によれば、外部記
憶装置へのデータ転送を記憶装置の記憶単位の整数倍の
長さのデータパケットで行うデータ転送と、パケットは
リクエスト系とレスポンス系の２種類があり、指定デバ
イスへのリクエストに対しては被指定デバイスからのレ
スポンスの受信により次のリクエストが発行可能となる
シーケンスと、装置内のすべての能動エレメントは“ノ
ーオペレーション”リクエストに対しては一定時間内に
レスポンスを返す機能とを持つように構成したので、デ
ータの転送および制御がパケット形式で行えるためデー
タ／制御がパケット単位で多重化でき１つのＣＰＵが外
部記憶装置を占有しない。またリクエスト系のパケット
を発行したＣＰＵはレスポンスのパケットを受信するま
では次のリクエストを発行できないため、外部記憶装置
内の制御系はレスポンスの返送を制御することによりＣ
ＰＵの競合を防止できるため明示的なリザーブコマンド
／リリースコマンドを廃止することができる。この機能
を利用して特定ＣＰＵへの優先的な利用を許すこともで
きる。ＣＰＵは外部記憶装置の能動エレメイトに対し、
“ノーオペレーション”リクエストを発行することによ
り、レスポンス受信の結果から該当エレメントおよびそ
れに係わるデータパスのヘルシーチェックを装置の動作
に影響なしにオンライン中に実施することができる。

【００２６】

【発明の効果】以上のように本発明によれば、、当該中
央処理装置と外部記憶装置との間のデータ転送を、該記
憶装置の記憶単位の整数倍の長さのパケットで行い、該
パケットとしてはリクエスト系とレスポンス系を示す２
種類のパケットがあり、当該中央処理装置から外部記憶
装置の指定記憶デバイスへのリクエストに対しては該指
定記憶デバイスからのレスポンスの受信により次のリク
エストが当該中央処理装置から発行可能となるように制
御するように構成したので、外部記憶装置資源が効率的
に利用でき、明示的なリザーブコマンドやリリースコマ
ンドを廃止でき、また、特定の中央処理装置への優先的
な外部記憶装置資源の提供が可能になるという効果が得
られる。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリ制御方式を採
用した計算機システムの構成を示すブロック図である。

【図２】図１中のホストアダプタの構成を示すブロック
図である。

【図３】この実施例において、ホストアダプタからディ
スクアダプタ間で使用しているパケットの形式を示す図
である。

【図４】この実施例においてパケットがどのように実行
されるかを示すプロトコルフロー図である。

【図５】この実施例においてノーオペレーションパケッ
トを使ってデータパス系試験を実行している様子を示す
プロトコルフロー図である。

【図６】従来のメモリ制御方式を採用した計算機システ
ムの構成を示すブロック図である。

【図７】この従来例において補助記憶装置を制御するＣ
ＰＵのＣＣＷを説明するための図である。

【符号の説明】

１０，１１，１２ ＣＰＵ ３０〜３８ 外部記憶デバイス １００ 外部記憶装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の計算機の中央処理装置間で外部記
   憶装置を共有する計算機システムにおいて、当該中央処
   理装置と上記外部記憶装置との間のデータ転送を、該記
   憶装置の記憶単位の整数倍の長さのパケットで行い、該
   パケットとしてはリクエスト系とレスポンス系を示す２
   種類のパケットがあり、当該中央処理装置から上記外部
   記憶装置の指定記憶デバイスへのリクエストに対しては
   該指定記憶デバイスからのレスポンスの受信により、次
   のリクエストが当該中央処理装置から発行可能となるよ
   うに制御することを特徴とするメモリ制御方式。