JPH04233653A - 速度差が大きい協同プロセッサ間のメッセージ・キュー処理 - Google Patents
速度差が大きい協同プロセッサ間のメッセージ・キュー処理Info
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- JPH04233653A JPH04233653A JP3165260A JP16526091A JPH04233653A JP H04233653 A JPH04233653 A JP H04233653A JP 3165260 A JP3165260 A JP 3165260A JP 16526091 A JP16526091 A JP 16526091A JP H04233653 A JPH04233653 A JP H04233653A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/54—Interprogram communication
- G06F9/546—Message passing systems or structures, e.g. queues
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は速度差の大きいプロセッ
サ間で低速のメッセージ交換を避けるためのメッセージ
転送方法及び装置に関する。前記メッセージ転送はCP
Uと外部記憶サブシステム、例えばDASD(同期直接
アクセス記憶装置)アレイとの間の実行と同時に行なわ
れる。
サ間で低速のメッセージ交換を避けるためのメッセージ
転送方法及び装置に関する。前記メッセージ転送はCP
Uと外部記憶サブシステム、例えばDASD(同期直接
アクセス記憶装置)アレイとの間の実行と同時に行なわ
れる。
【0002】
【従来の技術】最近の高速処理又はスーパー計算はかな
り低速の専用プロセッサ、例えばDASDアレイ制御装
置を非定期的に参照する複数のプロセッサでおよそ10
億命令/秒(MIPS)の座標計算を実現する。それで
もプロセッサ間の同期はロック(lock)とメッセー
ジの組合せを必要とする。ロックは資源をタスクに固定
するのに役立つが、メッセージ及びその処理自体は同期
事象として動作する。最近のシステムでは、タスク指向
メッセージは資源にエンキュー(enqueue) さ
れる。キュー(queue) されたアクセスは大域ロ
ックによって制御される。 従って、動作はロックされた前記キューのアクセスを取
得する最も低速のプロセッサによって進行する。
り低速の専用プロセッサ、例えばDASDアレイ制御装
置を非定期的に参照する複数のプロセッサでおよそ10
億命令/秒(MIPS)の座標計算を実現する。それで
もプロセッサ間の同期はロック(lock)とメッセー
ジの組合せを必要とする。ロックは資源をタスクに固定
するのに役立つが、メッセージ及びその処理自体は同期
事象として動作する。最近のシステムでは、タスク指向
メッセージは資源にエンキュー(enqueue) さ
れる。キュー(queue) されたアクセスは大域ロ
ックによって制御される。 従って、動作はロックされた前記キューのアクセスを取
得する最も低速のプロセッサによって進行する。
【0003】[プロセッサ、共有内部メモリ、メッセー
ジ及びキュー]一般に、1つのCPU即ちプロセッサは
局所オペレーティング・システム(OS)、RAMで実
現された内部メモリ、前記内部メモリから作られた局所
命令及びデータのキャッシュ、外部記憶、並びにロック
、キャッシュ、及び記憶資源マネジャを含む。しかしな
がら、高速又はスーパー計算は幾つかのプロセッサで実
行されるアプリケーションを含む。前記アプリケーショ
ンはOS命令(読取/書込)の形式でタスクを開始する
。前記タスクはそれらを処理する資源に対してキューさ
れる。この場合、前記資源は高速の汎用及び専用プロセ
ッサのシステムである。タスクは、プロセッサが共有す
る内部メモリの共通にアクセス可能な部分の中のキュー
にあるメッセージのように、それらが配列された位置に
よって相互に相対的に同期される(順序付けられる)。
ジ及びキュー]一般に、1つのCPU即ちプロセッサは
局所オペレーティング・システム(OS)、RAMで実
現された内部メモリ、前記内部メモリから作られた局所
命令及びデータのキャッシュ、外部記憶、並びにロック
、キャッシュ、及び記憶資源マネジャを含む。しかしな
がら、高速又はスーパー計算は幾つかのプロセッサで実
行されるアプリケーションを含む。前記アプリケーショ
ンはOS命令(読取/書込)の形式でタスクを開始する
。前記タスクはそれらを処理する資源に対してキューさ
れる。この場合、前記資源は高速の汎用及び専用プロセ
ッサのシステムである。タスクは、プロセッサが共有す
る内部メモリの共通にアクセス可能な部分の中のキュー
にあるメッセージのように、それらが配列された位置に
よって相互に相対的に同期される(順序付けられる)。
【0004】メッセージ(タスク)は一定のアドレス範
囲で定められたカプセル化動作として表示される。メッ
セージが外部記憶のアクセスに関連する場合、それらは
プロセッサによって共有メモリにエンキューされ、記憶
サブシステムによるデキュー(dequeue) 及び
実行を待つ。同時に、変更されたか又は終了した記憶ア
クセス・タスクを表わすメッセージも記憶サブシステム
により共有メモリにエンキューされ、プロセッサによる
デキュー及び実行を待つ。前記キューをロックすること
により、最も低速のプロセッサ例えば外部記憶(アレイ
制御装置)が全体の動作を進めることができる。
囲で定められたカプセル化動作として表示される。メッ
セージが外部記憶のアクセスに関連する場合、それらは
プロセッサによって共有メモリにエンキューされ、記憶
サブシステムによるデキュー(dequeue) 及び
実行を待つ。同時に、変更されたか又は終了した記憶ア
クセス・タスクを表わすメッセージも記憶サブシステム
により共有メモリにエンキューされ、プロセッサによる
デキュー及び実行を待つ。前記キューをロックすること
により、最も低速のプロセッサ例えば外部記憶(アレイ
制御装置)が全体の動作を進めることができる。
【0005】[不整合の多発]前述のように、普通は一
定の形式のロックによって制御されたキューの中のアク
セス・メッセージを用いて、プロセッサとタスクの間の
同期が達成される。しかしながら、能力の不均衡が処理
されていない場合、かなり速度の遅いプロセッサに現に
制約(ロック)されたキューのアクセスを待つ間に、速
度の速いプロセッサは多くの時間を無駄にするかもしれ
ない。
定の形式のロックによって制御されたキューの中のアク
セス・メッセージを用いて、プロセッサとタスクの間の
同期が達成される。しかしながら、能力の不均衡が処理
されていない場合、かなり速度の遅いプロセッサに現に
制約(ロック)されたキューのアクセスを待つ間に、速
度の速いプロセッサは多くの時間を無駄にするかもしれ
ない。
【0006】プロセッサが遅延を伴わずに外部DASD
記憶をアクセスする場合でさえも、データ速度に著しい
不整合が生じることがある。例えば、100 MIPS
及び100メガバイト/秒のデータ転送速度で実行す
る並列プロセッサは、1〜3メガバイトの転送速度及び
10ミリ秒のアクセス時間を有する1ギガバイトDAS
Dとの通信を試みる。
記憶をアクセスする場合でさえも、データ速度に著しい
不整合が生じることがある。例えば、100 MIPS
及び100メガバイト/秒のデータ転送速度で実行す
る並列プロセッサは、1〜3メガバイトの転送速度及び
10ミリ秒のアクセス時間を有する1ギガバイトDAS
Dとの通信を試みる。
【0007】Patterson et al, ”A
Case for Redundant Array
s of Inexpensive Disk(RAI
D)”, ACM SIGMOD Conferenc
e, Chicago Illinois, June
1−3, 1988(以下、文献1と呼ぶ)は N
同期DASDを並列アクセスする方式でデータ速度を整
合する一般的な解決方法について記載している。同期動
作は N DASDが同じrpmで回転し、同じ角オフ
セットを有し且つ同時に同じ方法でアクセスする必要が
ある。
Case for Redundant Array
s of Inexpensive Disk(RAI
D)”, ACM SIGMOD Conferenc
e, Chicago Illinois, June
1−3, 1988(以下、文献1と呼ぶ)は N
同期DASDを並列アクセスする方式でデータ速度を整
合する一般的な解決方法について記載している。同期動
作は N DASDが同じrpmで回転し、同じ角オフ
セットを有し且つ同時に同じ方法でアクセスする必要が
ある。
【0008】[インターロック及びロック可能バッファ
]前記文献1の同期DASDを介した並列データ通信の
代替として、データ速度不整合はインターロック即ちロ
ック可能バッファによって管理された。バッファのサイ
ズ及び費用は依然として障害になっている。
]前記文献1の同期DASDを介した並列データ通信の
代替として、データ速度不整合はインターロック即ちロ
ック可能バッファによって管理された。バッファのサイ
ズ及び費用は依然として障害になっている。
【0009】米国特許第3336582号は、速度の遅
いプロセッサが速度の速いプロセッサからの転送を調整
するインターロックを開示している。即ち、速度の遅い
プロセッサ、例えば記憶制御装置(IBM 3880)
は要求応答インタフェースを介してCPU/チャネル
(S/370)をストローブ(strobe)し、それ
が次の情報単位の処理に使用できることを示す。
いプロセッサが速度の速いプロセッサからの転送を調整
するインターロックを開示している。即ち、速度の遅い
プロセッサ、例えば記憶制御装置(IBM 3880)
は要求応答インタフェースを介してCPU/チャネル
(S/370)をストローブ(strobe)し、それ
が次の情報単位の処理に使用できることを示す。
【0010】米国特許第4454595号はアドレス・
レジスタ操作によって管理される多重ポートのランダム
・アクセス・メモリを非同期区画循環バッファとして開
示している。データは循環順序で一度に1区画の連続R
AMアドレスから読取られるか又は前記アドレスに書込
まれる。区画/ブロックはトラック・セクタのデータを
保持するサイズを持つ一定数の連続RAMアドレスから
成り、前記RAMバッファは少なくとも2つの前記区画
に相当する容量を有する。
レジスタ操作によって管理される多重ポートのランダム
・アクセス・メモリを非同期区画循環バッファとして開
示している。データは循環順序で一度に1区画の連続R
AMアドレスから読取られるか又は前記アドレスに書込
まれる。区画/ブロックはトラック・セクタのデータを
保持するサイズを持つ一定数の連続RAMアドレスから
成り、前記RAMバッファは少なくとも2つの前記区画
に相当する容量を有する。
【0011】米国特許第4454595号のバッファで
は、ワードプロセッサのメイン・メモリ(DMA)と接
続DASDの間で、一定のブロックのデータの移送速度
が整合される。DASD書込み又は読取りコマンドはデ
ータをDMA又はDASDトラック・セクタから第1の
RAM区画に移送する。RAM動作は非同期であるので
、第2のRAM区画からの要求転送は、実行中のコマン
ド(DASD読取り又は書込み)のアトミック(atm
ic) 部分として第1の移送と並行して行なうことが
できる。
は、ワードプロセッサのメイン・メモリ(DMA)と接
続DASDの間で、一定のブロックのデータの移送速度
が整合される。DASD書込み又は読取りコマンドはデ
ータをDMA又はDASDトラック・セクタから第1の
RAM区画に移送する。RAM動作は非同期であるので
、第2のRAM区画からの要求転送は、実行中のコマン
ド(DASD読取り又は書込み)のアトミック(atm
ic) 部分として第1の移送と並行して行なうことが
できる。
【0012】Knuth, ”The Art of
Computer Programming”, S
econd Edition, copyright
Addition−Wesley Pub. Co.
1968, 1973, Vol.1 Fundame
ntal Algorithm, pages234−
239, 531−534(以下、文献2と呼ぶ)では
、”デキュー(deque)” は、全ての挿入及び削
除が前記リストのエンド(end) で行なわれる線形
リストとして記述されている。更に、文献2(Sec.
2.2.1 Exercise 1)では、 ”入力禁
止デキュー” は、項目を1つのエンドに挿入し他のエ
ンドから削除することができる線形リストとして定義さ
れている。
Computer Programming”, S
econd Edition, copyright
Addition−Wesley Pub. Co.
1968, 1973, Vol.1 Fundame
ntal Algorithm, pages234−
239, 531−534(以下、文献2と呼ぶ)では
、”デキュー(deque)” は、全ての挿入及び削
除が前記リストのエンド(end) で行なわれる線形
リストとして記述されている。更に、文献2(Sec.
2.2.1 Exercise 1)では、 ”入力禁
止デキュー” は、項目を1つのエンドに挿入し他のエ
ンドから削除することができる線形リストとして定義さ
れている。
【0013】
【発明が解決しようとする課題】本発明の目的は速度の
異なるプロセッサが互いに且つ同時にキューをアクセス
してメッセージを付加又は削除すること(配列位置処理
)ができる方法及び装置を提供することである。
異なるプロセッサが互いに且つ同時にキューをアクセス
してメッセージを付加又は削除すること(配列位置処理
)ができる方法及び装置を提供することである。
【0014】更に本発明の目的は、前記方法及び装置が
単一のメタ・プロセッサのロック原始(primiti
ve) を利用することである。ちなみに、 ”メタ・
プロセッサ” は全てのプロセッサに使用可能であるこ
とを意味する。
単一のメタ・プロセッサのロック原始(primiti
ve) を利用することである。ちなみに、 ”メタ・
プロセッサ” は全てのプロセッサに使用可能であるこ
とを意味する。
【0015】
【課題を解決するための手段】前述の目的に関して、異
なる速度のプロセッサ、例えばキューにメッセージを入
れるCPU及び外部記憶サブシステムは、メッセージを
デキューする他のプロセッサ又はサブシステムによりセ
ットされたキュー・ロックでもはや待機する必要はない
。これは、両エンドが連結されたリスト又は分離/参照
点(ヌル/ブランク)を持つメッセージのキューの使用
により実現され、エンキューされるリストのエンド(B
OQ/BOQL)は、デキューされるリストのエンド(
TOQ/TOQL)とは無関係にロックしアクセスする
ことができる。ロックする原始は検査及びセットのよう
なアトミック・タイプを同期させる多重プロセッサ・ロ
ックであるかもしれない。
なる速度のプロセッサ、例えばキューにメッセージを入
れるCPU及び外部記憶サブシステムは、メッセージを
デキューする他のプロセッサ又はサブシステムによりセ
ットされたキュー・ロックでもはや待機する必要はない
。これは、両エンドが連結されたリスト又は分離/参照
点(ヌル/ブランク)を持つメッセージのキューの使用
により実現され、エンキューされるリストのエンド(B
OQ/BOQL)は、デキューされるリストのエンド(
TOQ/TOQL)とは無関係にロックしアクセスする
ことができる。ロックする原始は検査及びセットのよう
なアトミック・タイプを同期させる多重プロセッサ・ロ
ックであるかもしれない。
【0016】更に詳細に説明すれば、本発明の目的は、
共有メモリによって対話できるように結合された複数の
高速プロセッサ及び外部記憶サブシステムの間で、タス
ク指向メッセージを渡す方法により遂行される。前記方
法は(a)前記共有メモリで第1及び第2の密に連結さ
れた線形リストを定義し、各リストは独立してロック可
能なその第1及び第2のエンドを取得するステップ、(
b)使用可能なとき、プロセッサにより前記第1のリス
トの第1のエンドで第1のロックを取得し、前記第1の
エンドと最後のメッセージの間にメッセージを挿入し連
結するステップ、(c)使用可能なとき、前記サブシス
テムにより前記第1のリストの第2のエンドで他のロッ
クを取得し、前記リスト上の任意の場所からメッセージ
を削除し前記他のロックを解除するステップ、(d)第
2のリストの第1及び第2のエンドで記憶サブシステム
及びプロセッサによりステップ(b)及び(c)をそれ
ぞれ反復するステップを含む。
共有メモリによって対話できるように結合された複数の
高速プロセッサ及び外部記憶サブシステムの間で、タス
ク指向メッセージを渡す方法により遂行される。前記方
法は(a)前記共有メモリで第1及び第2の密に連結さ
れた線形リストを定義し、各リストは独立してロック可
能なその第1及び第2のエンドを取得するステップ、(
b)使用可能なとき、プロセッサにより前記第1のリス
トの第1のエンドで第1のロックを取得し、前記第1の
エンドと最後のメッセージの間にメッセージを挿入し連
結するステップ、(c)使用可能なとき、前記サブシス
テムにより前記第1のリストの第2のエンドで他のロッ
クを取得し、前記リスト上の任意の場所からメッセージ
を削除し前記他のロックを解除するステップ、(d)第
2のリストの第1及び第2のエンドで記憶サブシステム
及びプロセッサによりステップ(b)及び(c)をそれ
ぞれ反復するステップを含む。
【0017】
【実施例】本発明の良好な実施例は速度の遅い外部記憶
と対話する高速多重プロセッサ・ホストを用いる。前記
外部記憶は同期する N DASDのアレイ及びアレイ
制御装置として例示される。本発明で用いるような前記
外部記憶形式についての認識を高めるために、前記アレ
イのデータ構成(ストライプ)及び情報冗長度(パリテ
ィ・ブロック、ECC)の使用について簡単に説明する
。
と対話する高速多重プロセッサ・ホストを用いる。前記
外部記憶は同期する N DASDのアレイ及びアレイ
制御装置として例示される。本発明で用いるような前記
外部記憶形式についての認識を高めるために、前記アレ
イのデータ構成(ストライプ)及び情報冗長度(パリテ
ィ・ブロック、ECC)の使用について簡単に説明する
。
【0018】[文献1のRAIDタイプ3のDASDア
レイの外部記憶]文献1のタイプ3のDASDアレイは
N DASDの読書動作をカラム(列)の大きい順に
同期して行なう。しかしながら、(N−1) DASD
はデータを含み、1つのDASDは他のデータDAS
Dに及ぶ範囲のパリティを含む。即ち、前記グループの
ために1つの検査DASDが用意される。障害のあるD
ASDの内容は次に述べる米国特許第4092732号
に示す方法で再構築することができる。
レイの外部記憶]文献1のタイプ3のDASDアレイは
N DASDの読書動作をカラム(列)の大きい順に
同期して行なう。しかしながら、(N−1) DASD
はデータを含み、1つのDASDは他のデータDAS
Dに及ぶ範囲のパリティを含む。即ち、前記グループの
ために1つの検査DASDが用意される。障害のあるD
ASDの内容は次に述べる米国特許第4092732号
に示す方法で再構築することができる。
【0019】[ブロック内及びブロック間のパリティ・
コードのブロック]米国特許第4092732号明細書
(以下、文献3と呼ぶ)は(N−1)DASDのストリ
ングの全域で同じ論理ファイルからのデータ・ブロック
の展開と、N番目のDASDに他の(N−1)ブロック
のパリティ内容のXORであるパリティ・ブロックの記
録について開示している。どれか1つのアクセスできな
いDASDからの内容も、そのパリティ・ブロックをア
クセスする残りの(N−2)DASDに記憶されたブロ
ックとXORすることにより回復できる。もしそのパリ
ティ・ブロックが使用できなくても同様の結果が達成さ
れる。
コードのブロック]米国特許第4092732号明細書
(以下、文献3と呼ぶ)は(N−1)DASDのストリ
ングの全域で同じ論理ファイルからのデータ・ブロック
の展開と、N番目のDASDに他の(N−1)ブロック
のパリティ内容のXORであるパリティ・ブロックの記
録について開示している。どれか1つのアクセスできな
いDASDからの内容も、そのパリティ・ブロックをア
クセスする残りの(N−2)DASDに記憶されたブロ
ックとXORすることにより回復できる。もしそのパリ
ティ・ブロックが使用できなくても同様の結果が達成さ
れる。
【0020】一般に、ブロック指向データでは、各デー
タ・ブロックにパリティ接尾部又は同等のもの(ハミン
グ、CRC)が付加される。従って、各パリティ接尾部
を呼出してブロック内の誤りを検出/訂正することがで
きる。文献3に記述されているように、(N−1)シー
ケンスの1以上のブロックが使用できないとき、論理に
基づいて(N−1)ブロック・シーケンスをスパンする
パリティ・ブロックは残りのブロックに関連して使用さ
れ、前記使用できないデータ・ブロックを再構築する。 効率的なコード(ハミング、巡回冗長検査、リード・ソ
ロモン)それ自体は前記文献3の他の部分で扱われ、後
で説明するように、本発明に従属するものとみなされる
。
タ・ブロックにパリティ接尾部又は同等のもの(ハミン
グ、CRC)が付加される。従って、各パリティ接尾部
を呼出してブロック内の誤りを検出/訂正することがで
きる。文献3に記述されているように、(N−1)シー
ケンスの1以上のブロックが使用できないとき、論理に
基づいて(N−1)ブロック・シーケンスをスパンする
パリティ・ブロックは残りのブロックに関連して使用さ
れ、前記使用できないデータ・ブロックを再構築する。 効率的なコード(ハミング、巡回冗長検査、リード・ソ
ロモン)それ自体は前記文献3の他の部分で扱われ、後
で説明するように、本発明に従属するものとみなされる
。
【0021】[複数のプロセッサ・ホスト/外部記憶構
造]図1は外部記憶として同期DASDアレイ3に結合
するプロセッサ・アレイ1のシステムを示す。プロセッ
サ5、7、9は並行動作したとき100MIPS強程度
の処理速度を有する高性能のものである。DASDアレ
イ3を構成する低速の専用プロセッサはアダプタ15に
よりプロセッサ・アレイ1に結合される。同様に、ロー
カル・エリア・ネットワーク、印刷装置又は表示装置の
ような他の情報処理入口又は出口も対応するアダプタ1
7により結合される。
造]図1は外部記憶として同期DASDアレイ3に結合
するプロセッサ・アレイ1のシステムを示す。プロセッ
サ5、7、9は並行動作したとき100MIPS強程度
の処理速度を有する高性能のものである。DASDアレ
イ3を構成する低速の専用プロセッサはアダプタ15に
よりプロセッサ・アレイ1に結合される。同様に、ロー
カル・エリア・ネットワーク、印刷装置又は表示装置の
ような他の情報処理入口又は出口も対応するアダプタ1
7により結合される。
【0022】プロセッサ・アレイ1内の高速のプロセッ
サと低速のプロセッサは専用メッセージ記憶部として共
有内部RAM 13 の部分を用いる超高速バス11に
よって通信する。これらのプロセッサは、中央オペレー
ティング・システム又はプロセス制御を持たない対等結
合分散システムを構成する。内部メモリ、割込み機能及
び大域レジスタ(図示せず)のような全ての資源は、外
部記憶即ちDASDアレイ・サブシステム(DAS)3
を含むどのプロセッサにも使用できる。
サと低速のプロセッサは専用メッセージ記憶部として共
有内部RAM 13 の部分を用いる超高速バス11に
よって通信する。これらのプロセッサは、中央オペレー
ティング・システム又はプロセス制御を持たない対等結
合分散システムを構成する。内部メモリ、割込み機能及
び大域レジスタ(図示せず)のような全ての資源は、外
部記憶即ちDASDアレイ・サブシステム(DAS)3
を含むどのプロセッサにも使用できる。
【0023】例えば、前記文献1及び米国特許出願第0
7/528999号(1990年5月24出願)明細書
に示すように、DAS 3 はRAID3タイプのDA
SDアレイ及び関連したアレイ制御装置を含むことが望
ましい。DASは、たとえそれが他のプロセッサと対等
結合関係で動作しても、他のプロセッサ又は資源に対し
てタスク指向メッセージをキューする。現在の動作を停
止するようなキュー内の変更又は他の活動要求は専用信
号(タップ信号)によって指示される。
7/528999号(1990年5月24出願)明細書
に示すように、DAS 3 はRAID3タイプのDA
SDアレイ及び関連したアレイ制御装置を含むことが望
ましい。DASは、たとえそれが他のプロセッサと対等
結合関係で動作しても、他のプロセッサ又は資源に対し
てタスク指向メッセージをキューする。現在の動作を停
止するようなキュー内の変更又は他の活動要求は専用信
号(タップ信号)によって指示される。
【0024】DASは専用キューの形式で配列された制
御ブロックを介してタスクをメッセージとして受取りタ
スク処理の結果を伝える。図2に示すように、このキュ
ーはホスト1の内部メモリ13に残存する。ちなみに、
システムはシステム優先順位の変更によりキューを再配
列する機能を含む。
御ブロックを介してタスクをメッセージとして受取りタ
スク処理の結果を伝える。図2に示すように、このキュ
ーはホスト1の内部メモリ13に残存する。ちなみに、
システムはシステム優先順位の変更によりキューを再配
列する機能を含む。
【0025】図1には、更に、チャネル・アダプタ15
を介してホスト・バス11に結合されるアレイ制御装置
(エレメント19〜31)が示される。この経路はメモ
リ13、大域レジスタ、及びDAS 3 のためのタッ
プ信号を含む全ての資源に対するアクセスを可能にする
。 アダプタ15は単信方式、メガバイト速度の受信インタ
フェース19及び送信インタフェース21の対によって
DASに結合することが望ましい。前記インタフェース
は高性能並列インタフェース(HIPPI)として知ら
れ、ANSI Draft Standard of
8/29/1989, X3T9/88−127, R
evision6.8.に記述されている。これは、い
わゆるタップ信号のホストからの受取り及びDASによ
って開始されたホストのアクセスを容易にする。
を介してホスト・バス11に結合されるアレイ制御装置
(エレメント19〜31)が示される。この経路はメモ
リ13、大域レジスタ、及びDAS 3 のためのタッ
プ信号を含む全ての資源に対するアクセスを可能にする
。 アダプタ15は単信方式、メガバイト速度の受信インタ
フェース19及び送信インタフェース21の対によって
DASに結合することが望ましい。前記インタフェース
は高性能並列インタフェース(HIPPI)として知ら
れ、ANSI Draft Standard of
8/29/1989, X3T9/88−127, R
evision6.8.に記述されている。これは、い
わゆるタップ信号のホストからの受取り及びDASによ
って開始されたホストのアクセスを容易にする。
【0026】DASに使用できるホスト又はシステム機
能は内部メモリ13の読取/書込、内部メモリ13での
ロック動作のアトミック検査及びセット、大域レジスタ
上のアトミック動作、他のプロセッサ又はシステムのエ
レメントからのタップ信号の受取り及び解釈、並びにシ
ステム又はホストへのタップ信号の生成を含む。
能は内部メモリ13の読取/書込、内部メモリ13での
ロック動作のアトミック検査及びセット、大域レジスタ
上のアトミック動作、他のプロセッサ又はシステムのエ
レメントからのタップ信号の受取り及び解釈、並びにシ
ステム又はホストへのタップ信号の生成を含む。
【0027】DAS 3 はDASD 33、35、3
7 のうちの1つのアドレス可能なアレイを動作させる
。これらのアレイの各々は同期回路39を介して同期さ
れ、同じrpmで回転し、同じオフセット角を持ち且つ
同時に同じようにアクセスされる。この方式はデータ転
送速度を最大化する。これは高速の順次又はスキップ順
次DASDデータ転送を可能にする。
7 のうちの1つのアドレス可能なアレイを動作させる
。これらのアレイの各々は同期回路39を介して同期さ
れ、同じrpmで回転し、同じオフセット角を持ち且つ
同時に同じようにアクセスされる。この方式はデータ転
送速度を最大化する。これは高速の順次又はスキップ順
次DASDデータ転送を可能にする。
【0028】ホスト/DAS方向のデータ移送は内部メ
モリ13から開始しバス11を介してアダプタ15及び
受信装置19を通り、ストライプ及びパリティ・ロジッ
ク23で終了する。ロジック23は、所要のディジタル
及びタイミング回路を含み、(N−1)のデータ・ブロ
ックをXORして対応するブロックをバッファ及びEC
C回路27、29及び31の1つに転送することにより
、パリティ・ブロックを計算する。各ブロックはブロッ
ク内で誤り検査及び訂正のためのECCバイトをそれに
付加することによっても保護される。N DASD の
アクセスは従来の方法で同期して行なわれる。対応部分
はDAS/ホスト方向にデータ移送が行なわれる時に取
得する。
モリ13から開始しバス11を介してアダプタ15及び
受信装置19を通り、ストライプ及びパリティ・ロジッ
ク23で終了する。ロジック23は、所要のディジタル
及びタイミング回路を含み、(N−1)のデータ・ブロ
ックをXORして対応するブロックをバッファ及びEC
C回路27、29及び31の1つに転送することにより
、パリティ・ブロックを計算する。各ブロックはブロッ
ク内で誤り検査及び訂正のためのECCバイトをそれに
付加することによっても保護される。N DASD の
アクセスは従来の方法で同期して行なわれる。対応部分
はDAS/ホスト方向にデータ移送が行なわれる時に取
得する。
【0029】[DAS I/O 動作]DASD制御ブ
ロック又はDCBと呼ばれる制御ブロックでタスク又は
要求が定義される。ホストで、プロセッサは内部メモリ
13にDAS DCB を構築する。そして、ホストは
DCBをDASの待機キューに連結し、エンキュー動作
の信号を出す。次に、DASはDCBを活動状態のリス
トに移送し、DCBが要求した機能を実行し、当該DC
Bを更新し、そしてそれを終了キューに入れる。I/O
終了の検出後、ホストは前記更新されたDCBを終了キ
ューからデキューして前記DCBが指定した動作の結果
を確かめる。
ロック又はDCBと呼ばれる制御ブロックでタスク又は
要求が定義される。ホストで、プロセッサは内部メモリ
13にDAS DCB を構築する。そして、ホストは
DCBをDASの待機キューに連結し、エンキュー動作
の信号を出す。次に、DASはDCBを活動状態のリス
トに移送し、DCBが要求した機能を実行し、当該DC
Bを更新し、そしてそれを終了キューに入れる。I/O
終了の検出後、ホストは前記更新されたDCBを終了キ
ューからデキューして前記DCBが指定した動作の結果
を確かめる。
【0030】換言すれば、DAS I/O 要求はプロ
セッサ5〜9のどれかに応答して、そのOSから読取/
書込を呼出す。DCBが構築され、内部メモリ13にあ
る待機キューに入れられる。そしてタップ信号はDAS
に送られる。DASも、幾つかの作業管理アルゴリズム
(FIFO、FILO、LIFO等)のどれか1つを用
いて、次にキューされたDCBキューを検査する。DA
Sは優先順位事象のようにタップ信号に応答する必要は
ない。
セッサ5〜9のどれかに応答して、そのOSから読取/
書込を呼出す。DCBが構築され、内部メモリ13にあ
る待機キューに入れられる。そしてタップ信号はDAS
に送られる。DASも、幾つかの作業管理アルゴリズム
(FIFO、FILO、LIFO等)のどれか1つを用
いて、次にキューされたDCBキューを検査する。DA
Sは優先順位事象のようにタップ信号に応答する必要は
ない。
【0031】図2で、システムはDAS ”タスク待機
キュー” が優先順位順に配列される。要求は、それが
DASによって活動状態にされる前に任意の時点で、他
のタスク又はDCBに関して前記キュー内で再配置する
ことができる。本発明では、後で説明するように、前記
再配列は特殊なデキュー動作機能である。活動状態/待
機状況の優先順位を連結するキューの変更に関係なくD
CBは同じ内部メモリ13の実アドレスに残存する。
キュー” が優先順位順に配列される。要求は、それが
DASによって活動状態にされる前に任意の時点で、他
のタスク又はDCBに関して前記キュー内で再配置する
ことができる。本発明では、後で説明するように、前記
再配列は特殊なデキュー動作機能である。活動状態/待
機状況の優先順位を連結するキューの変更に関係なくD
CBは同じ内部メモリ13の実アドレスに残存する。
【0032】対等結合プロセッサの属性の1つは、初期
化中に設定された内部メモリ13内のアンカー・ポイン
タの読取りにより次にキューされたDCBを見つけ、最
初の待機中のDCB状況を ”待機中” から ”活動
状態” に変更することにより、DASがタップ信号又
はその作業管理アルゴリズムの受取りに応答することで
ある。図2に示すように、これは活動状態のリストへの
DCBの移送によって達成される。これはDASが内部
メモリ・アクセス動作のシーケンスの実行により遂行さ
れる。ひとたびDCBが ”活動状態” になれば、D
ASはDCB、従って前記DCBに含まれた機能コード
を処理する。関連して、DCB内のアドレス情報は転送
すべきデータの範囲を定める。ちなみに、前記データ転
送はチャネル・アダプタ15を通してDASが開始する
動作により遂行される。
化中に設定された内部メモリ13内のアンカー・ポイン
タの読取りにより次にキューされたDCBを見つけ、最
初の待機中のDCB状況を ”待機中” から ”活動
状態” に変更することにより、DASがタップ信号又
はその作業管理アルゴリズムの受取りに応答することで
ある。図2に示すように、これは活動状態のリストへの
DCBの移送によって達成される。これはDASが内部
メモリ・アクセス動作のシーケンスの実行により遂行さ
れる。ひとたびDCBが ”活動状態” になれば、D
ASはDCB、従って前記DCBに含まれた機能コード
を処理する。関連して、DCB内のアドレス情報は転送
すべきデータの範囲を定める。ちなみに、前記データ転
送はチャネル・アダプタ15を通してDASが開始する
動作により遂行される。
【0033】各DCBは3つの状態、即ち ”活動状態
”、”待機中” 又は ”終了” のうちの1つを仮定
することが分かる。
”、”待機中” 又は ”終了” のうちの1つを仮定
することが分かる。
【0034】データ転送動作が終了すると、図2に示す
ように、DASは終了状況をDCBに書込み、DCB状
態を ”活動状態” から ”終了” に変更し、そし
て関連した終了キューに前記DCBをエンキューする。 また、DASは多数のDCBが指定した終了通知原始を
実行することができる。重要なことは、内部メモリ及び
DASへ(から)のデータ転送がDASの制御の下に行
なわれることである。
ように、DASは終了状況をDCBに書込み、DCB状
態を ”活動状態” から ”終了” に変更し、そし
て関連した終了キューに前記DCBをエンキューする。 また、DASは多数のDCBが指定した終了通知原始を
実行することができる。重要なことは、内部メモリ及び
DASへ(から)のデータ転送がDASの制御の下に行
なわれることである。
【0035】[キューの定義]図2には幾つかのDCB
のキューが示されている。ちなみに、一般にQELと呼
ばれるキュー・エレメントの各々は、どちらのプロセッ
サ等級も共有メモリ13から取出して共有メモリ13に
記憶できるメモリ内の隣接するワードのセットである。 QELはメッセージ・ワードならびにキューするために
必要なリンク・ポインタ・ワードを含む。各QELの長
さは異なることがあるが、都合よく単純なシステムはた
ぶん一定サイズ、各々が32ワードのQELを使用する
。関連して、本発明の目的のために、各共有メモリ・ワ
ードそれ自身は、少なくとも他のどのワードのアドレス
を含むのにも十分なビット位置から成る。例えば、共有
メモリの各ワードは64ビットの長さにすることがある
。
のキューが示されている。ちなみに、一般にQELと呼
ばれるキュー・エレメントの各々は、どちらのプロセッ
サ等級も共有メモリ13から取出して共有メモリ13に
記憶できるメモリ内の隣接するワードのセットである。 QELはメッセージ・ワードならびにキューするために
必要なリンク・ポインタ・ワードを含む。各QELの長
さは異なることがあるが、都合よく単純なシステムはた
ぶん一定サイズ、各々が32ワードのQELを使用する
。関連して、本発明の目的のために、各共有メモリ・ワ
ードそれ自身は、少なくとも他のどのワードのアドレス
を含むのにも十分なビット位置から成る。例えば、共有
メモリの各ワードは64ビットの長さにすることがある
。
【0036】本明細書及び図2で用いるように、用語
”ポインタ”はアドレスを指すか、又は前記アドレスが
見つかる場所を指す。前後の状況によりどちらを意味す
るかを決める。関連して、QELを指すポインタは当該
QEL内のワードの1つのアドレスである。指定された
ワード、リンク・ポインタ・ワードは、普通は他のQE
Lのアドレスを含むが、全ビット・オフのような所定の
ヌル値、又は全ビット・オンを含むこともできる。
”ポインタ”はアドレスを指すか、又は前記アドレスが
見つかる場所を指す。前後の状況によりどちらを意味す
るかを決める。関連して、QELを指すポインタは当該
QEL内のワードの1つのアドレスである。指定された
ワード、リンク・ポインタ・ワードは、普通は他のQE
Lのアドレスを含むが、全ビット・オフのような所定の
ヌル値、又は全ビット・オンを含むこともできる。
【0037】図2に示すように、ブランクQELはその
リンク・ポインタ・ワードがヌルであるQELである。 キューは単一のブランクQELか、又は先頭QELから
末尾QELに至るポインタにより1つずつ次々にリンク
されたQELのセットから作ることもできる。末尾ポイ
ンタがロックされていない時、後者は常にブランクQE
Lである。
リンク・ポインタ・ワードがヌルであるQELである。 キューは単一のブランクQELか、又は先頭QELから
末尾QELに至るポインタにより1つずつ次々にリンク
されたQELのセットから作ることもできる。末尾ポイ
ンタがロックされていない時、後者は常にブランクQE
Lである。
【0038】キューは、参加している全ての多重プロセ
ッサ等級に使用できる多重プロセッサ同期ロック動作を
用いてロックされる。ロック定数を共有メモリのワード
に記憶する例は従来の検査及びセット動作である。もし
同じアトミック動作の部分である先行する取出しが前記
ロック定数以外の値を返すならば、検査及びセット動作
はロック・ワードをうまくロックしたことを示す。
ッサ等級に使用できる多重プロセッサ同期ロック動作を
用いてロックされる。ロック定数を共有メモリのワード
に記憶する例は従来の検査及びセット動作である。もし
同じアトミック動作の部分である先行する取出しが前記
ロック定数以外の値を返すならば、検査及びセット動作
はロック・ワードをうまくロックしたことを示す。
【0039】更に図2で、キュー見出しは下記に示すよ
うに共有メモリ内の4つのワードから成る。 TOQ キュー・ポインタの先頭:キュー内の先
頭QELのリンク・ポインタ・ワードの共有メモリ・ア
ドレス BOQ キュー・ポインタの末尾:キュー内の末
尾QELのリンク・ポインタ・ワードの共有メモリ・ア
ドレス TOQL TOQロック・ワード:例えば、検査及び
セット・ロツク・ワード;TOQロックの保持者だけが
TOQポインタか、又はBOQによって指定されたQE
Lより前方のリンクされたQELの内容のどれかを変更
できる。(BOQポインタはTOQがロックされている
間に変更できる。BOQLを参照されたい。)BOQL
BOQロック・ワード:BOQロックの保持者だけ
がキューの末尾でQELの内容を変更でき、多分それを
非ブランクにする。BOQLプロセッサ/保持者だけが
、そして新しい値が有効なブランクQELのアドレスで
ある場合にだけBOQポインタ値を変更できる。
うに共有メモリ内の4つのワードから成る。 TOQ キュー・ポインタの先頭:キュー内の先
頭QELのリンク・ポインタ・ワードの共有メモリ・ア
ドレス BOQ キュー・ポインタの末尾:キュー内の末
尾QELのリンク・ポインタ・ワードの共有メモリ・ア
ドレス TOQL TOQロック・ワード:例えば、検査及び
セット・ロツク・ワード;TOQロックの保持者だけが
TOQポインタか、又はBOQによって指定されたQE
Lより前方のリンクされたQELの内容のどれかを変更
できる。(BOQポインタはTOQがロックされている
間に変更できる。BOQLを参照されたい。)BOQL
BOQロック・ワード:BOQロックの保持者だけ
がキューの末尾でQELの内容を変更でき、多分それを
非ブランクにする。BOQLプロセッサ/保持者だけが
、そして新しい値が有効なブランクQELのアドレスで
ある場合にだけBOQポインタ値を変更できる。
【0040】BOQポインタの変更はエンキュー・プロ
セスとデキュー・プロセスの間の分離点を移す。ひとた
びBOQが変更されると、BOQロック保持者の更新権
限は新しいブランクQEL及びBOQポインタに減少さ
れる。TOQロック保持者は常に任意のQELを、BO
Qによって指定されたQELの1つ前までの後方のQE
Lを、BOQがロックされているかどうかに関係なく、
自由に更新できる。
セスとデキュー・プロセスの間の分離点を移す。ひとた
びBOQが変更されると、BOQロック保持者の更新権
限は新しいブランクQEL及びBOQポインタに減少さ
れる。TOQロック保持者は常に任意のQELを、BO
Qによって指定されたQELの1つ前までの後方のQE
Lを、BOQがロックされているかどうかに関係なく、
自由に更新できる。
【0041】前記定義は図2に適用され、各DCBが分
解されねばならない3つの状態(待機、活動状態、終了
)を表わす。待機又は終了と区分されたDCBはエンキ
ューされるが、活動状態のDCBは処理中である。各々
のキューで、各DCBはチェイン内の次のDCBを指す
ポインタを有する。BOQはキュー末尾として動作する
ヌル即ちブランクDCBを指すのに対し、TOQは追加
された最新のキューを指す。
解されねばならない3つの状態(待機、活動状態、終了
)を表わす。待機又は終了と区分されたDCBはエンキ
ューされるが、活動状態のDCBは処理中である。各々
のキューで、各DCBはチェイン内の次のDCBを指す
ポインタを有する。BOQはキュー末尾として動作する
ヌル即ちブランクDCBを指すのに対し、TOQは追加
された最新のキューを指す。
【0042】[エンキュー動作]図3はキューの末尾の
ブランクQELにメッセージをロードし、キューの末尾
に追加のQELを新しいブランクQELとして付加する
エンキュー動作を示す。エンキュー動作は1. キュー
が使用可能になるまで待機して条件付きでBOQをロッ
クし、 2. 付加されたQEL、 ”新しいブランク” のリ
ンク・ポインタにヌルを書込み、 3. 古いブランクのリンク・ポインタに新しいブラン
クのメモリ・アドレスを書込み、 4. 前のブランクQEL、 ”古いブランク” にメ
ッセージをロードし、 5. 新しいブランクのメモリ・アドレスをBOQポイ
ンタ・ワードに入れ、 6. BOQのロックを解除するステップを含む。
ブランクQELにメッセージをロードし、キューの末尾
に追加のQELを新しいブランクQELとして付加する
エンキュー動作を示す。エンキュー動作は1. キュー
が使用可能になるまで待機して条件付きでBOQをロッ
クし、 2. 付加されたQEL、 ”新しいブランク” のリ
ンク・ポインタにヌルを書込み、 3. 古いブランクのリンク・ポインタに新しいブラン
クのメモリ・アドレスを書込み、 4. 前のブランクQEL、 ”古いブランク” にメ
ッセージをロードし、 5. 新しいブランクのメモリ・アドレスをBOQポイ
ンタ・ワードに入れ、 6. BOQのロックを解除するステップを含む。
【0043】最初のキューは最初のブランクQELの内
容を除き変更されてはいない。最初のブランクQELは
最初はキューの末尾にあった。TOQロックのプロセッ
サ/保持者はキューのオン・ブランクQELを変更する
ことができる。
容を除き変更されてはいない。最初のブランクQELは
最初はキューの末尾にあった。TOQロックのプロセッ
サ/保持者はキューのオン・ブランクQELを変更する
ことができる。
【0044】エンキューするプロセッサは2以上のQE
Lを加えることができる。エンキューの準備に際し、付
加QELは先頭付加QELから末尾付加QELまで1つ
ずつリンクされる。前記ステップは良好に作られたキュ
ーを絶えず維持する順序で以下に列挙する。 ”良好に
作られたキュー” はTOQ−BOQ対及びそれに関連
したキューを指し、前記定義に適合する。 1. BOQをロックして多分それが使用可能になるま
で待機し、 2. 末尾付加QELのリンク・ポインタにヌルを入れ
てそれを新しいブランクにし、 3. メッセージを古いブランク、及び新しいブランク
を除く全ての付加QELにロードし、 4. 先頭に付加されたメモリ・アドレスを古いブラン
クのリンク・ポインタに入れ、 5. 新しいブランクのアドレスをBOQに入れ、6.
BOQのロックを解除する。
Lを加えることができる。エンキューの準備に際し、付
加QELは先頭付加QELから末尾付加QELまで1つ
ずつリンクされる。前記ステップは良好に作られたキュ
ーを絶えず維持する順序で以下に列挙する。 ”良好に
作られたキュー” はTOQ−BOQ対及びそれに関連
したキューを指し、前記定義に適合する。 1. BOQをロックして多分それが使用可能になるま
で待機し、 2. 末尾付加QELのリンク・ポインタにヌルを入れ
てそれを新しいブランクにし、 3. メッセージを古いブランク、及び新しいブランク
を除く全ての付加QELにロードし、 4. 先頭に付加されたメモリ・アドレスを古いブラン
クのリンク・ポインタに入れ、 5. 新しいブランクのアドレスをBOQに入れ、6.
BOQのロックを解除する。
【0045】[デキュー動作]図4はキューの先頭から
1つのQELが削除されるデキュー動作を用いる2つの
例を示す。プロセッサはキュー内の最初のQELからリ
ンク・ポインタの内容をTOQに複写する。連続してリ
ンクされたQELのシーケンスを削除するために、プロ
セッサは削除されるQELの周りを指すようにTOQポ
インタ、又は1つのQELリンク・ポインタを変更する
。良好に作られたキューを絶えず維持するデキュー・ス
テップは以下に一定の順序で列挙する。 1. IF TOQ = BOQ、キューは空の非ブラ
ンクあるのでロックせずに脱出し、 2. それが使用可能になるまで待機した後、条件付き
でTOQをロックし、 3. 当該アドレスでBOQ、QELをどれか読取り、
即ちそれを越えたリンクは不適格とし、 4. 1以上の適格のQELをキューのどこかから削除
し、且つ 5. TOQのロックを解除する。
1つのQELが削除されるデキュー動作を用いる2つの
例を示す。プロセッサはキュー内の最初のQELからリ
ンク・ポインタの内容をTOQに複写する。連続してリ
ンクされたQELのシーケンスを削除するために、プロ
セッサは削除されるQELの周りを指すようにTOQポ
インタ、又は1つのQELリンク・ポインタを変更する
。良好に作られたキューを絶えず維持するデキュー・ス
テップは以下に一定の順序で列挙する。 1. IF TOQ = BOQ、キューは空の非ブラ
ンクあるのでロックせずに脱出し、 2. それが使用可能になるまで待機した後、条件付き
でTOQをロックし、 3. 当該アドレスでBOQ、QELをどれか読取り、
即ちそれを越えたリンクは不適格とし、 4. 1以上の適格のQELをキューのどこかから削除
し、且つ 5. TOQのロックを解除する。
【0046】BOQによって指定されたQELは、BO
Qが読取られると、不適格として処理される。BOQロ
ック保持者はこれを有効なQELとみなし、BOQを変
更することができるのに対し、当該QELはこのエンキ
ュー即ち再配列の実行には不適格のままである。
Qが読取られると、不適格として処理される。BOQロ
ック保持者はこれを有効なQELとみなし、BOQを変
更することができるのに対し、当該QELはこのエンキ
ュー即ち再配列の実行には不適格のままである。
【0047】[再配列動作]再配列は先ずQELを適格
のQELチェインからデキューし、次にそれを前記適格
のQELチェインに再挿入する2つのステップのプロセ
スである。再配列を行なうプロセッサは前記2つのステ
ップの期間中はTOQロックを保持する。従って、キュ
ーの先頭に対する1つのQELを削除する(”QEL移
送”と呼ばれる)ために、前述のように、プロセッサは
QELをデキューしてから、QEL移送のリンク・ポイ
ンタをTOQにある値に変更することによりそれを再挿
入し、QEL移送のアドレスをTOQに入れる。
のQELチェインからデキューし、次にそれを前記適格
のQELチェインに再挿入する2つのステップのプロセ
スである。再配列を行なうプロセッサは前記2つのステ
ップの期間中はTOQロックを保持する。従って、キュ
ーの先頭に対する1つのQELを削除する(”QEL移
送”と呼ばれる)ために、前述のように、プロセッサは
QELをデキューしてから、QEL移送のリンク・ポイ
ンタをTOQにある値に変更することによりそれを再挿
入し、QEL移送のアドレスをTOQに入れる。
【0048】類似の方法で、プロセッサは任意の数の適
格なQELをデキューし、それらを1以上のフラグメン
ト(断片)チェインで相互連結し、前記フラグメントを
キューに再挿入することができる。再挿入は下記のステ
ップで実行し、良好に作られたキューを維持することが
できる。 1. フラグメントの最後のQELのリンク・ポインタ
を、キューの中でフラグメントの次にくるQELのアド
レスにセットし、 2. TOQポインタ、又はフラグメントの前にくる予
定のQELのリンク・ポインタを、フラグメントの中の
最初のQELのアドレスにセットする。
格なQELをデキューし、それらを1以上のフラグメン
ト(断片)チェインで相互連結し、前記フラグメントを
キューに再挿入することができる。再挿入は下記のステ
ップで実行し、良好に作られたキューを維持することが
できる。 1. フラグメントの最後のQELのリンク・ポインタ
を、キューの中でフラグメントの次にくるQELのアド
レスにセットし、 2. TOQポインタ、又はフラグメントの前にくる予
定のQELのリンク・ポインタを、フラグメントの中の
最初のQELのアドレスにセットする。
【0049】[拡張]良好に作られたキューを絶えず維
持する動作では、共有メモリ内の個々のワード記憶のポ
インタの更新は完全に終了する必要がある。もしプロセ
スが所与の順序の動作のステップに従うならば、キュー
は良好に作られたままである。大抵のハードウェア故障
、又は早すぎたプロセス終了の場合、移送中のQELの
一部はキューに入っていないことがあるが、キュー自体
は良好に作られたままである。他のプロセスはこのよう
なキューとともに作業を続けることができる。
持する動作では、共有メモリ内の個々のワード記憶のポ
インタの更新は完全に終了する必要がある。もしプロセ
スが所与の順序の動作のステップに従うならば、キュー
は良好に作られたままである。大抵のハードウェア故障
、又は早すぎたプロセス終了の場合、移送中のQELの
一部はキューに入っていないことがあるが、キュー自体
は良好に作られたままである。他のプロセスはこのよう
なキューとともに作業を続けることができる。
【0050】最初の例では、共有メモリの割振りはプロ
セッサだけの機能である。これは、終了状況を報告する
QELとして各作業キュー・エレメントを制御装置に再
使用させることによって達成することができる。
セッサだけの機能である。これは、終了状況を報告する
QELとして各作業キュー・エレメントを制御装置に再
使用させることによって達成することができる。
【0051】
【発明の効果】本発明によれば、速度の異なるプロセッ
サが互いに且つ同時にキューをアクセスしてメッセージ
を付加又は削除することができる。
サが互いに且つ同時にキューをアクセスしてメッセージ
を付加又は削除することができる。
【図1】共有内部メモリ、高性能チャネル・インタフェ
ース(HPCI)、アレイ制御装置及びDASDを強調
してCPU/DASDアレイのデータの流れを示す図で
ある。
ース(HPCI)、アレイ制御装置及びDASDを強調
してCPU/DASDアレイのデータの流れを示す図で
ある。
【図2】どちらかのエンドを選択してロックできるDA
SD制御ブロック(DCB)の待機キュー、活動状態の
リスト及び終了キューを示す図である。
SD制御ブロック(DCB)の待機キュー、活動状態の
リスト及び終了キューを示す図である。
【図3】DCB待機キュー及び終了キューでのエンキュ
ー動作を示す図である。
ー動作を示す図である。
【図4】それぞれの第1及び第2の例のDCB待機キュ
ー及び終了キューでのデキュー動作を示す図である。
ー及び終了キューでのデキュー動作を示す図である。
【符号の説明】
1 プロセッサ・アレイ/ホスト3 DA
SDアレイ/DAS 5 プロセッサ1 7 プロセッサ2 9 プロセッサN 11 バス 13 RAM/内部メモリ 15 アダプタ 17 アダプタ 19 受信装置 21 送信装置 23 ストライピング及びパリティ・ロジック27
バッファ及びECC回路 29 バッファ及びECC回路 31 バッファ及びECC回路 33 DASD 1 35 DASD 2 37 DASD N 39 同期回路
SDアレイ/DAS 5 プロセッサ1 7 プロセッサ2 9 プロセッサN 11 バス 13 RAM/内部メモリ 15 アダプタ 17 アダプタ 19 受信装置 21 送信装置 23 ストライピング及びパリティ・ロジック27
バッファ及びECC回路 29 バッファ及びECC回路 31 バッファ及びECC回路 33 DASD 1 35 DASD 2 37 DASD N 39 同期回路
Claims (9)
- 【請求項1】共有メモリにより通信するように結合され
た複数のプロセッサ及び外部記憶サブシステムの間でタ
スク指向メッセージを移送する方法であって、(a)共
有メモリで別々のロック可能なエンドを有する一対の相
互連結されたリストを定めるステップ、及び(b)前記
リストを前記プロセッサと外部記憶サブシステムの間で
移送するメッセージをサポートする対向する極を有する
キューとして動作させるステップを含み、前記動作ステ
ップは (i) もし前記プロセッサがエンキューするならば、
前記サブシステムによるメッセージのデキュー動作、又
は(ii)もし同じリスト上のメッセージを前記サブシ
ステムがエンキューするならば、前記プロセッサによる
メッセージのデキュー動作とは無関係に、プロセッサ又
は前記サブシステムによって各リストにメッセージをエ
ンキューするステップを含むタスク指向メッセージ移送
方法。 - 【請求項2】共有メモリにより通信するように結合され
た複数の高速プロセッサ及び外部記憶サブシステムの間
でタスク指向メッセージを移送する方法であって、(a
)第1及び第2の密に連結された、各々が独立してロッ
クできる第1及び第2のエンドを有する線形リストを前
記共有メモリで定義するステップ、 (b)使用可能なとき、プロセッサにより前記第1のリ
ストの第1のエンドで第1のロックを取得し、前記第1
のエンドと最後に連結されたメッセージの間にメッセー
ジを挿入して前記第1のロックを解放するステップ、(
c)使用可能なとき、前記サブシステムにより前記第1
のリストの第2のエンドで他のロックを取得し、前記リ
スト上の任意の場所のメッセージを削除し、前記他のロ
ックを解放するステップ、及び (d)前記第2のリストの第1及び第2のエンドで前記
記憶サブシステム及びプロセッサによりステップ(b)
及び(c)をそれぞれ反復するステップを含むタスク指
向メッセージ移送方法。 - 【請求項3】複数の高速プロセッサ、外部記憶サブシス
テム、共有内部メモリ及び内部記憶を利用する手段を有
するシステムでタスク指向メッセージを移送する方法で
あって、第1の方向でメッセージを前記プロセッサによ
ってエンキューするとともに前記記憶サブシステムによ
ってメッセージをデキューし、且つ第2の方向でメッセ
ージを前記記憶サブシステムによってエンキューすると
ともに前記プロセッサによりメッセージをデキューし、
各プロセッサはロック原始(検査及びセット)をアクセ
スし、 (a)前記共有内部メモリ内に第1及び第2の相互連結
された線形リスト、前記リスト上に参照点及び演算子セ
ットを定義し、各演算子セットはリストの先頭(TOQ
)及びリストの末尾(BOQ)を指すポインタ、リスト
の先頭のロックワード(TOQL)及びリストの末尾の
ロックワード(BOQL)を含むステップ、(b)前記
プロセッサの1つにより前記ロック原始を実行した結果
と前記BOQLを比較し、両者が一致すれば、前記1つ
のプロセッサにより前記第1のリストの参照点エンドで
第1のロックを取得し、前記リストで前記参照点と最後
に結合されたメッセージの間にメッセージを埋込み、前
記第1のロックを解放するステップ、(c)前記サブシ
ステムにより前記ロック原始を実行した結果と前記TO
QLを比較し、両者が一致すれば、前記サブシステムに
より前記第1のリストの非参照点で他のロックを取得し
、1以上のメッセージを前記リストから削除し、前記他
のロックを解放するステップ、及び(d)前記第2のリ
ストでステップ(b)及び(c)を前記記憶サブシステ
ム及びプロセッサによりそれぞれ反復するステップを含
むタスク指向メッセージ移送方法。 - 【請求項4】前記他のロック(TOQL)を保持するプ
ロセッサだけが前記リストの非参照エンドを指すポイン
タ又は前記リストの参照点エンドにあるメッセージのど
れかを指すポインタを変更することができ、更に前記第
1のロック(BOQL)を保持するプロセッサだけが前
記リストで前記参照点を示すポインタをどれも変更する
ことができる請求項3のタスク指向メッセージ移送方法
。 - 【請求項5】前記方法は更に (e)使用可能なとき、前記第1のリストの第2のエン
ドで前記サブシステムによって他のロックを取得するこ
とにより前記メッセージのリストを再配列し、前記リス
ト上の任意の場所でメッセージを削除し、少なくとも幾
つかの前記デキューされたメッセージを1以上の断片的
なチェインで相互連結し、前記断片的なチェインを前記
キューに再挿入し、前記他のロックを解放するステップ
を含む請求項2又は請求項3のタスク指向メッセージ移
送方法。 - 【請求項6】前記プロセッサはサブシステム制御ブロッ
ク(DCB)の形式でメッセージを生成し、各DCBは
前記サブシステムによって実行される1以上のアクセス
動作を指定し、更に前記DCBは前記第1のリストで前
記生成するプロセッサによってエンキューされ、前記サ
ブシステムは外部規律(LIFO、FILO、FIFO
)又は前記第1のリストの優先順位再配列ないしはその
一部分により前記第1のリストから各DCBをデキュー
して処理する請求項1、請求項2又は請求項3のタスク
指向メッセージ移送方法。 - 【請求項7】各DCBは待機、活動状態又は終了状況を
仮定し、待機DCBは前記第1のリストを構成し、活動
状態のDCBは現に処理中であり、終了DCBは前記第
2のリストを構成する請求項6のタスク指向メッセージ
移送方法。 - 【請求項8】サブシステムは前記第1のリストから削除
されたメッセージを処理し、各メッセージを更新し、前
記更新されたメッセージを前記第2のリストにエンキュ
ーし、前記生成するプロセッサは外部規律(LIFO、
FILO、FIFO)又は前記第2のリストの優先順位
再配列ないしはその一部分により各更新されたメッセー
ジを前記第2のリストからデキューして処理する請求項
1、請求項2又は請求項3のタスク指向メッセージ移送
方法。 - 【請求項9】共有メモリによって外部記憶サブシステム
と通信するように結合された複数の高速プロセッサを有
するシステムであって、選択されたプロセッサから生成
されるメッセージに応答して前記メッセージを前記共有
メモリに書込み、前記メッセージを待機キューに相互連
結し、前記記憶サブシステムに通知する手段、前記記憶
サブシステムで前記通知に非定期的に応答して前記待機
キューから前記メッセージをデキューし、前記デキュー
されたメッセージを処理し、前記処理されたメッセージ
を前記共有メモリ内の終了キューにエンキューして前記
システムに通知する手段、及び前記サブシステムの信号
に非定期的に応答して前記終了キューから前記処理され
たメッセージをデキューする手段を含み、前記システム
は更に別々にロックできるエンドを有する相互連結され
たリストの対を共有メモリ内で定義する手段、及びプロ
セッサ又は前記サブシステムにより各リスト上のメッセ
ージをエンキューして、高速及び低速のプロセッサの間
で移送されるメッセージをサポートする、対向する極を
有するキューとして前記リストを動作させ、前記各リス
トは (i) 前記プロセッサがメッセージをエンキューする
場合には前記サブシステムによるメッセージのデキュー
動作、又は (ii)前記サブシステムが同じリスト上のメッセージ
をエンキューする場合には前記プロセッサによるメッセ
ージのデキュー動作と無関係にロックできる手段を含む
高速プロセッサ・システム
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