JP2675928B2 - 速度差が大きい協同プロセッサ間のメッセージ・キュー処理 - Google Patents
速度差が大きい協同プロセッサ間のメッセージ・キュー処理Info
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Description
【０００１】
【産業上の利用分野】本発明は速度差の大きいプロセッ
サ間で低速のメッセージ交換を避けるためのメッセージ
転送方法及び装置に関する。前記メッセージ転送はＣＰ
Ｕと外部記憶サブシステム、例えばＤＡＳＤ（同期直接
アクセス記憶装置）アレイとの間の実行と同時に行なわ
れる。
サ間で低速のメッセージ交換を避けるためのメッセージ
転送方法及び装置に関する。前記メッセージ転送はＣＰ
Ｕと外部記憶サブシステム、例えばＤＡＳＤ（同期直接
アクセス記憶装置）アレイとの間の実行と同時に行なわ
れる。
【０００２】
【従来の技術】最近の高速処理又はスーパー計算はかな
り低速の専用プロセッサ、例えばＤＡＳＤアレイ制御装
置を非定期的に参照する複数のプロセッサでおよそ１０
億命令／秒（ＭＩＰＳ）の座標計算を実現する。それで
もプロセッサ間の同期はロック(lock)とメッセージの組
合せを必要とする。ロックは資源をタスクに固定するの
に役立つが、メッセージ及びその処理自体は同期事象と
して動作する。最近のシステムでは、タスク指向メッセ
ージは資源にエンキュー(enqueue) される。キュー(que
ue) されたアクセスは大域ロックによって制御される。
従って、動作はロックされた前記キューのアクセスを取
得する最も低速のプロセッサによって進行する。
り低速の専用プロセッサ、例えばＤＡＳＤアレイ制御装
置を非定期的に参照する複数のプロセッサでおよそ１０
億命令／秒（ＭＩＰＳ）の座標計算を実現する。それで
もプロセッサ間の同期はロック(lock)とメッセージの組
合せを必要とする。ロックは資源をタスクに固定するの
に役立つが、メッセージ及びその処理自体は同期事象と
して動作する。最近のシステムでは、タスク指向メッセ
ージは資源にエンキュー(enqueue) される。キュー(que
ue) されたアクセスは大域ロックによって制御される。
従って、動作はロックされた前記キューのアクセスを取
得する最も低速のプロセッサによって進行する。
【０００３】［プロセッサ、共有内部メモリ、メッセー
ジ及びキュー］一般に、１つのＣＰＵ即ちプロセッサは
局所オペレーティング・システム（ＯＳ）、ＲＡＭで実
現された内部メモリ、前記内部メモリから作られた局所
命令及びデータのキャッシュ、外部記憶、並びにロッ
ク、キャッシュ、及び記憶資源マネジャを含む。しかし
ながら、高速又はスーパー計算は幾つかのプロセッサで
実行されるアプリケーションを含む。前記アプリケーシ
ョンはＯＳ命令（読取／書込）の形式でタスクを開始す
る。前記タスクはそれらを処理する資源に対してキュー
される。この場合、前記資源は高速の汎用及び専用プロ
セッサのシステムである。タスクは、プロセッサが共有
する内部メモリの共通にアクセス可能な部分の中のキュ
ーにあるメッセージのように、それらが配列された位置
によって相互に相対的に同期される（順序付けられ
る）。
ジ及びキュー］一般に、１つのＣＰＵ即ちプロセッサは
局所オペレーティング・システム（ＯＳ）、ＲＡＭで実
現された内部メモリ、前記内部メモリから作られた局所
命令及びデータのキャッシュ、外部記憶、並びにロッ
ク、キャッシュ、及び記憶資源マネジャを含む。しかし
ながら、高速又はスーパー計算は幾つかのプロセッサで
実行されるアプリケーションを含む。前記アプリケーシ
ョンはＯＳ命令（読取／書込）の形式でタスクを開始す
る。前記タスクはそれらを処理する資源に対してキュー
される。この場合、前記資源は高速の汎用及び専用プロ
セッサのシステムである。タスクは、プロセッサが共有
する内部メモリの共通にアクセス可能な部分の中のキュ
ーにあるメッセージのように、それらが配列された位置
によって相互に相対的に同期される（順序付けられ
る）。
【０００４】メッセージ（タスク）は一定のアドレス範
囲で定められたカプセル化動作として表示される。メッ
セージが外部記憶のアクセスに関連する場合、それらは
プロセッサによって共有メモリにエンキューされ、記憶
サブシステムによるデキュー(dequeue) 及び実行を待
つ。同時に、変更されたか又は終了した記憶アクセス・
タスクを表わすメッセージも記憶サブシステムにより共
有メモリにエンキューされ、プロセッサによるデキュー
及び実行を待つ。前記キューをロックすることにより、
最も低速のプロセッサ例えば外部記憶（アレイ制御装
置）が全体の動作を進めることができる。
囲で定められたカプセル化動作として表示される。メッ
セージが外部記憶のアクセスに関連する場合、それらは
プロセッサによって共有メモリにエンキューされ、記憶
サブシステムによるデキュー(dequeue) 及び実行を待
つ。同時に、変更されたか又は終了した記憶アクセス・
タスクを表わすメッセージも記憶サブシステムにより共
有メモリにエンキューされ、プロセッサによるデキュー
及び実行を待つ。前記キューをロックすることにより、
最も低速のプロセッサ例えば外部記憶（アレイ制御装
置）が全体の動作を進めることができる。
【０００５】［不整合の多発］前述のように、普通は一
定の形式のロックによって制御されたキューの中のアク
セス・メッセージを用いて、プロセッサとタスクの間の
同期が達成される。しかしながら、能力の不均衡が処理
されていない場合、かなり速度の遅いプロセッサに現に
制約（ロック）されたキューのアクセスを待つ間に、速
度の速いプロセッサは多くの時間を無駄にするかもしれ
ない。
定の形式のロックによって制御されたキューの中のアク
セス・メッセージを用いて、プロセッサとタスクの間の
同期が達成される。しかしながら、能力の不均衡が処理
されていない場合、かなり速度の遅いプロセッサに現に
制約（ロック）されたキューのアクセスを待つ間に、速
度の速いプロセッサは多くの時間を無駄にするかもしれ
ない。
【０００６】プロセッサが遅延を伴わずに外部ＤＡＳＤ
記憶をアクセスする場合でさえも、データ速度に著しい
不整合が生じることがある。例えば、１００ ＭＩＰＳ
及び１００メガバイト／秒のデータ転送速度で実行する
並列プロセッサは、１〜３メガバイトの転送速度及び１
０ミリ秒のアクセス時間を有する１ギガバイトＤＡＳＤ
との通信を試みる。
記憶をアクセスする場合でさえも、データ速度に著しい
不整合が生じることがある。例えば、１００ ＭＩＰＳ
及び１００メガバイト／秒のデータ転送速度で実行する
並列プロセッサは、１〜３メガバイトの転送速度及び１
０ミリ秒のアクセス時間を有する１ギガバイトＤＡＳＤ
との通信を試みる。
【０００７】Patterson et al, "A Case for Redundant
Arrays of Inexpensive Disk(RAID)", ACM SIGMOD Con
ference, Chicago Illinois, June 1-3, 1988（以下、
文献１と呼ぶ）は Ｎ 同期ＤＡＳＤを並列アクセスする
方式でデータ速度を整合する一般的な解決方法について
記載している。同期動作は Ｎ ＤＡＳＤが同じｒｐｍで
回転し、同じ角オフセットを有し且つ同時に同じ方法で
アクセスする必要がある。
Arrays of Inexpensive Disk(RAID)", ACM SIGMOD Con
ference, Chicago Illinois, June 1-3, 1988（以下、
文献１と呼ぶ）は Ｎ 同期ＤＡＳＤを並列アクセスする
方式でデータ速度を整合する一般的な解決方法について
記載している。同期動作は Ｎ ＤＡＳＤが同じｒｐｍで
回転し、同じ角オフセットを有し且つ同時に同じ方法で
アクセスする必要がある。
【０００８】［インターロック及びロック可能バッフ
ァ］前記文献１の同期ＤＡＳＤを介した並列データ通信
の代替として、データ速度不整合はインターロック即ち
ロック可能バッファによって管理された。バッファのサ
イズ及び費用は依然として障害になっている。
ァ］前記文献１の同期ＤＡＳＤを介した並列データ通信
の代替として、データ速度不整合はインターロック即ち
ロック可能バッファによって管理された。バッファのサ
イズ及び費用は依然として障害になっている。
【０００９】米国特許第３３３６５８２号は、速度の遅
いプロセッサが速度の速いプロセッサからの転送を調整
するインターロックを開示している。即ち、速度の遅い
プロセッサ、例えば記憶制御装置(ＩＢＭ ３８８０) は
要求応答インタフェースを介してＣＰＵ／チャネル(Ｓ
／３７０)をストローブ(strobe)し、それが次の情報単
位の処理に使用できることを示す。
いプロセッサが速度の速いプロセッサからの転送を調整
するインターロックを開示している。即ち、速度の遅い
プロセッサ、例えば記憶制御装置(ＩＢＭ ３８８０) は
要求応答インタフェースを介してＣＰＵ／チャネル(Ｓ
／３７０)をストローブ(strobe)し、それが次の情報単
位の処理に使用できることを示す。
【００１０】米国特許第４４５４５９５号はアドレス・
レジスタ操作によって管理される多重ポートのランダム
・アクセス・メモリを非同期区画循環バッファとして開
示している。データは循環順序で一度に１区画の連続Ｒ
ＡＭアドレスから読取られるか又は前記アドレスに書込
まれる。区画／ブロックはトラック・セクタのデータを
保持するサイズを持つ一定数の連続ＲＡＭアドレスから
成り、前記ＲＡＭバッファは少なくとも２つの前記区画
に相当する容量を有する。
レジスタ操作によって管理される多重ポートのランダム
・アクセス・メモリを非同期区画循環バッファとして開
示している。データは循環順序で一度に１区画の連続Ｒ
ＡＭアドレスから読取られるか又は前記アドレスに書込
まれる。区画／ブロックはトラック・セクタのデータを
保持するサイズを持つ一定数の連続ＲＡＭアドレスから
成り、前記ＲＡＭバッファは少なくとも２つの前記区画
に相当する容量を有する。
【００１１】米国特許第４４５４５９５号のバッファで
は、ワードプロセッサのメイン・メモリ（ＤＭＡ）と接
続ＤＡＳＤの間で、一定のブロックのデータの移送速度
が整合される。ＤＡＳＤ書込み又は読取りコマンドはデ
ータをＤＭＡ又はＤＡＳＤトラック・セクタから第１の
ＲＡＭ区画に移送する。ＲＡＭ動作は非同期であるの
で、第２のＲＡＭ区画からの要求転送は、実行中のコマ
ンド（ＤＡＳＤ読取り又は書込み）のアトミック(atmi
c) 部分として第１の移送と並行して行なうことができ
る。
は、ワードプロセッサのメイン・メモリ（ＤＭＡ）と接
続ＤＡＳＤの間で、一定のブロックのデータの移送速度
が整合される。ＤＡＳＤ書込み又は読取りコマンドはデ
ータをＤＭＡ又はＤＡＳＤトラック・セクタから第１の
ＲＡＭ区画に移送する。ＲＡＭ動作は非同期であるの
で、第２のＲＡＭ区画からの要求転送は、実行中のコマ
ンド（ＤＡＳＤ読取り又は書込み）のアトミック(atmi
c) 部分として第１の移送と並行して行なうことができ
る。
【００１２】Knuth, "The Art of Computer Programmi
ng", Second Edition, copyrightAddition-Wesley Pu
b. Co. 1968, 1973, Vol.1 Fundamental Algorithm, pa
ges234-239, 531-534(以下、文献２と呼ぶ)では、"デキ
ュー(deque)" は、全ての挿入及び削除が前記リストの
エンド(end) で行なわれる線形リストとして記述されて
いる。更に、文献２(Sec.2.2.1 Exercise 1)では、 "入
力禁止デキュー" は、項目を１つのエンドに挿入し他の
エンドから削除することができる線形リストとして定義
されている。
ng", Second Edition, copyrightAddition-Wesley Pu
b. Co. 1968, 1973, Vol.1 Fundamental Algorithm, pa
ges234-239, 531-534(以下、文献２と呼ぶ)では、"デキ
ュー(deque)" は、全ての挿入及び削除が前記リストの
エンド(end) で行なわれる線形リストとして記述されて
いる。更に、文献２(Sec.2.2.1 Exercise 1)では、 "入
力禁止デキュー" は、項目を１つのエンドに挿入し他の
エンドから削除することができる線形リストとして定義
されている。
【００１３】
【発明が解決しようとする課題】本発明の目的は速度の
異なるプロセッサが互いに且つ同時にキューをアクセス
してメッセージを付加又は削除すること（配列位置処
理）ができる方法及び装置を提供することである。
異なるプロセッサが互いに且つ同時にキューをアクセス
してメッセージを付加又は削除すること（配列位置処
理）ができる方法及び装置を提供することである。
【００１４】更に本発明の目的は、前記方法及び装置が
単一のメタ・プロセッサの従来のロック操作命令を利用
することである。ちなみに、 "メタ・プロセッサ" は全
てのプロセッサに使用可能であることを意味する。
単一のメタ・プロセッサの従来のロック操作命令を利用
することである。ちなみに、 "メタ・プロセッサ" は全
てのプロセッサに使用可能であることを意味する。
【００１５】
【課題を解決するための手段】前述の目的に関して、異
なる速度のプロセッサ、例えばキューにメッセージを入
れるＣＰＵ及び外部記憶サブシステムは、メッセージを
デキューする他のプロセッサ又はサブシステムによりセ
ットされたキュー・ロックでもはや待機する必要はな
い。これは、両エンドが連結されたリスト又は分離／参
照点（ヌル／ブランク）を持つメッセージのキューの使
用により実現され、エンキューされるリストのエンド
（ＢＯＱ／ＢＯＱＬ）は、デキューされるリストのエン
ド（ＴＯＱ／ＴＯＱＬ）とは無関係にロックしアクセス
することができる。ロック操作命令は従来の検査及びセ
ットのようなアトミック・タイプの多重プロセッサ・ロ
ックであるかもしれない。
なる速度のプロセッサ、例えばキューにメッセージを入
れるＣＰＵ及び外部記憶サブシステムは、メッセージを
デキューする他のプロセッサ又はサブシステムによりセ
ットされたキュー・ロックでもはや待機する必要はな
い。これは、両エンドが連結されたリスト又は分離／参
照点（ヌル／ブランク）を持つメッセージのキューの使
用により実現され、エンキューされるリストのエンド
（ＢＯＱ／ＢＯＱＬ）は、デキューされるリストのエン
ド（ＴＯＱ／ＴＯＱＬ）とは無関係にロックしアクセス
することができる。ロック操作命令は従来の検査及びセ
ットのようなアトミック・タイプの多重プロセッサ・ロ
ックであるかもしれない。
【００１６】更に詳細に説明すれば、本発明の目的は、
共有メモリによって対話できるように結合された複数の
高速プロセッサ及び外部記憶サブシステムの間で、タス
ク指向メッセージを渡す方法により遂行される。前記方
法は（ａ）前記共有メモリで第１及び第２の密に連結さ
れた線形リストを定義し、各リストは独立してロック可
能なその第１及び第２のエンドを取得するステップ、
（ｂ）使用可能なとき、プロセッサにより前記第１のリ
ストの第１のエンドで第１のロックを取得し、前記第１
のエンドと最後のメッセージの間にメッセージを挿入し
連結するステップ、（ｃ）使用可能なとき、前記サブシ
ステムにより前記第１のリストの第２のエンドで他のロ
ックを取得し、前記リスト上の任意の場所からメッセー
ジを削除し前記他のロックを解除するステップ、（ｄ）
第２のリストの第１及び第２のエンドで記憶サブシステ
ム及びプロセッサによりステップ（ｂ）及び（ｃ）をそ
れぞれ反復するステップを含む。
共有メモリによって対話できるように結合された複数の
高速プロセッサ及び外部記憶サブシステムの間で、タス
ク指向メッセージを渡す方法により遂行される。前記方
法は（ａ）前記共有メモリで第１及び第２の密に連結さ
れた線形リストを定義し、各リストは独立してロック可
能なその第１及び第２のエンドを取得するステップ、
（ｂ）使用可能なとき、プロセッサにより前記第１のリ
ストの第１のエンドで第１のロックを取得し、前記第１
のエンドと最後のメッセージの間にメッセージを挿入し
連結するステップ、（ｃ）使用可能なとき、前記サブシ
ステムにより前記第１のリストの第２のエンドで他のロ
ックを取得し、前記リスト上の任意の場所からメッセー
ジを削除し前記他のロックを解除するステップ、（ｄ）
第２のリストの第１及び第２のエンドで記憶サブシステ
ム及びプロセッサによりステップ（ｂ）及び（ｃ）をそ
れぞれ反復するステップを含む。
【００１７】
【実施例】本発明の良好な実施例は速度の遅い外部記憶
と対話する高速多重プロセッサ・ホストを用いる。前記
外部記憶は同期する Ｎ ＤＡＳＤのアレイ及びアレイ制
御装置として例示される。本発明で用いるような前記外
部記憶形式についての認識を高めるために、前記アレイ
のデータ構成（ストライプ）及び情報冗長度（パリティ
・ブロック、ＥＣＣ）の使用について簡単に説明する。
と対話する高速多重プロセッサ・ホストを用いる。前記
外部記憶は同期する Ｎ ＤＡＳＤのアレイ及びアレイ制
御装置として例示される。本発明で用いるような前記外
部記憶形式についての認識を高めるために、前記アレイ
のデータ構成（ストライプ）及び情報冗長度（パリティ
・ブロック、ＥＣＣ）の使用について簡単に説明する。
【００１８】［文献１のＲＡＩＤタイプ３のＤＡＳＤア
レイの外部記憶］文献１のタイプ３のＤＡＳＤアレイは
Ｎ ＤＡＳＤの読書動作をカラム(列)の大きい順に同期
して行なう。しかしながら、（Ｎ−１） ＤＡＳＤ はデ
ータを含み、１つのＤＡＳＤは他のデータＤＡＳＤに及
ぶ範囲のパリティを含む。即ち、前記グループのために
１つの検査ＤＡＳＤが用意される。障害のあるＤＡＳＤ
の内容は次に述べる米国特許第４０９２７３２号に示す
方法で再構築することができる。
レイの外部記憶］文献１のタイプ３のＤＡＳＤアレイは
Ｎ ＤＡＳＤの読書動作をカラム(列)の大きい順に同期
して行なう。しかしながら、（Ｎ−１） ＤＡＳＤ はデ
ータを含み、１つのＤＡＳＤは他のデータＤＡＳＤに及
ぶ範囲のパリティを含む。即ち、前記グループのために
１つの検査ＤＡＳＤが用意される。障害のあるＤＡＳＤ
の内容は次に述べる米国特許第４０９２７３２号に示す
方法で再構築することができる。
【００１９】［ブロック内及びブロック間のパリティ・
コードのブロック］米国特許第４０９２７３２号明細書
（以下、文献３と呼ぶ）は（Ｎ−１）ＤＡＳＤのストリ
ングの全域で同じ論理ファイルからのデータ・ブロック
の展開と、Ｎ番目のＤＡＳＤに他の（Ｎ−１）ブロック
のパリティ内容のＸＯＲであるパリティ・ブロックの記
録について開示している。どれか１つのアクセスできな
いＤＡＳＤからの内容も、そのパリティ・ブロックをア
クセスする残りの（Ｎ−２）ＤＡＳＤに記憶されたブロ
ックとＸＯＲすることにより回復できる。もしそのパリ
ティ・ブロックが使用できなくても同様の結果が達成さ
れる。
コードのブロック］米国特許第４０９２７３２号明細書
（以下、文献３と呼ぶ）は（Ｎ−１）ＤＡＳＤのストリ
ングの全域で同じ論理ファイルからのデータ・ブロック
の展開と、Ｎ番目のＤＡＳＤに他の（Ｎ−１）ブロック
のパリティ内容のＸＯＲであるパリティ・ブロックの記
録について開示している。どれか１つのアクセスできな
いＤＡＳＤからの内容も、そのパリティ・ブロックをア
クセスする残りの（Ｎ−２）ＤＡＳＤに記憶されたブロ
ックとＸＯＲすることにより回復できる。もしそのパリ
ティ・ブロックが使用できなくても同様の結果が達成さ
れる。
【００２０】一般に、ブロック指向データでは、各デー
タ・ブロックにパリティ接尾部又は同等のもの（ハミン
グ、ＣＲＣ）が付加される。従って、各パリティ接尾部
を呼出してブロック内の誤りを検出／訂正することがで
きる。文献３に記述されているように、（Ｎ−１）シー
ケンスの１以上のブロックが使用できないとき、論理に
基づいて（Ｎ−１）ブロック・シーケンスをスパンする
パリティ・ブロックは残りのブロックに関連して使用さ
れ、前記使用できないデータ・ブロックを再構築する。
効率的なコード（ハミング、巡回冗長検査、リード・ソ
ロモン）それ自体は前記文献３の他の部分で扱われ、後
で説明するように、本発明に従属するものとみなされ
る。
タ・ブロックにパリティ接尾部又は同等のもの（ハミン
グ、ＣＲＣ）が付加される。従って、各パリティ接尾部
を呼出してブロック内の誤りを検出／訂正することがで
きる。文献３に記述されているように、（Ｎ−１）シー
ケンスの１以上のブロックが使用できないとき、論理に
基づいて（Ｎ−１）ブロック・シーケンスをスパンする
パリティ・ブロックは残りのブロックに関連して使用さ
れ、前記使用できないデータ・ブロックを再構築する。
効率的なコード（ハミング、巡回冗長検査、リード・ソ
ロモン）それ自体は前記文献３の他の部分で扱われ、後
で説明するように、本発明に従属するものとみなされ
る。
【００２１】［複数のプロセッサ・ホスト／外部記憶構
造］図１は外部記憶として同期ＤＡＳＤアレイ３に結合
するプロセッサ・アレイ１のシステムを示す。プロセッ
サ５、７、９は並行動作したとき１００ＭＩＰＳ強程度
の処理速度を有する高性能のものである。ＤＡＳＤアレ
イ３を構成する低速の専用プロセッサはアダプタ１５に
よりプロセッサ・アレイ１に結合される。同様に、ロー
カル・エリア・ネットワーク、印刷装置又は表示装置の
ような他の情報処理入口又は出口も対応するアダプタ１
７により結合される。
造］図１は外部記憶として同期ＤＡＳＤアレイ３に結合
するプロセッサ・アレイ１のシステムを示す。プロセッ
サ５、７、９は並行動作したとき１００ＭＩＰＳ強程度
の処理速度を有する高性能のものである。ＤＡＳＤアレ
イ３を構成する低速の専用プロセッサはアダプタ１５に
よりプロセッサ・アレイ１に結合される。同様に、ロー
カル・エリア・ネットワーク、印刷装置又は表示装置の
ような他の情報処理入口又は出口も対応するアダプタ１
７により結合される。
【００２２】プロセッサ・アレイ１内の高速のプロセッ
サと低速のプロセッサは専用メッセージ記憶部として共
有内部ＲＡＭ １３ の部分を用いる超高速バス１１によ
って通信する。これらのプロセッサは、中央オペレーテ
ィング・システム又はプロセス制御を持たない対等結合
分散システムを構成する。内部メモリ、割込み機能及び
大域レジスタ（図示せず）のような全ての資源は、外部
記憶即ちＤＡＳＤアレイ・サブシステム（ＤＡＳ）３を
含むどのプロセッサにも使用できる。
サと低速のプロセッサは専用メッセージ記憶部として共
有内部ＲＡＭ １３ の部分を用いる超高速バス１１によ
って通信する。これらのプロセッサは、中央オペレーテ
ィング・システム又はプロセス制御を持たない対等結合
分散システムを構成する。内部メモリ、割込み機能及び
大域レジスタ（図示せず）のような全ての資源は、外部
記憶即ちＤＡＳＤアレイ・サブシステム（ＤＡＳ）３を
含むどのプロセッサにも使用できる。
【００２３】例えば、前記文献１及び米国特許出願第０
７／５２８９９９号（１９９０年５月２４出願）明細書
に示すように、ＤＡＳ ３ はＲＡＩＤ３タイプのＤＡＳ
Ｄアレイ及び関連したアレイ制御装置を含むことが望ま
しい。ＤＡＳは、たとえそれが他のプロセッサと対等結
合関係で動作しても、他のプロセッサ又は資源に対して
タスク指向メッセージをキューする。現在の動作を停止
するようなキュー内の変更又は他の活動要求は専用信号
（タップ信号）によって指示される。
７／５２８９９９号（１９９０年５月２４出願）明細書
に示すように、ＤＡＳ ３ はＲＡＩＤ３タイプのＤＡＳ
Ｄアレイ及び関連したアレイ制御装置を含むことが望ま
しい。ＤＡＳは、たとえそれが他のプロセッサと対等結
合関係で動作しても、他のプロセッサ又は資源に対して
タスク指向メッセージをキューする。現在の動作を停止
するようなキュー内の変更又は他の活動要求は専用信号
（タップ信号）によって指示される。
【００２４】ＤＡＳは専用キューの形式で配列された制
御ブロックを介してタスクをメッセージとして受取りタ
スク処理の結果を伝える。図２に示すように、このキュ
ーはホスト１の内部メモリ１３に残存する。ちなみに、
システムはシステム優先順位の変更によりキューを再配
列する機能を含む。
御ブロックを介してタスクをメッセージとして受取りタ
スク処理の結果を伝える。図２に示すように、このキュ
ーはホスト１の内部メモリ１３に残存する。ちなみに、
システムはシステム優先順位の変更によりキューを再配
列する機能を含む。
【００２５】図１には、更に、チャネル・アダプタ１５
を介してホスト・バス１１に結合されるアレイ制御装置
（エレメント１９〜３１）が示される。この経路はメモ
リ１３、大域レジスタ、及びＤＡＳ ３ のためのタップ
信号を含む全ての資源に対するアクセスを可能にする。
アダプタ１５は単信方式、メガバイト速度の受信インタ
フェース１９及び送信インタフェース２１の対によって
ＤＡＳに結合することが望ましい。前記インタフェース
は高性能並列インタフェース（ＨＩＰＰＩ）として知ら
れ、ANSI Draft Standard of 8/29/1989, X3T9/88-127,
Revision6.8.に記述されている。これは、いわゆるタ
ップ信号のホストからの受取り及びＤＡＳによって開始
されたホストのアクセスを容易にする。
を介してホスト・バス１１に結合されるアレイ制御装置
（エレメント１９〜３１）が示される。この経路はメモ
リ１３、大域レジスタ、及びＤＡＳ ３ のためのタップ
信号を含む全ての資源に対するアクセスを可能にする。
アダプタ１５は単信方式、メガバイト速度の受信インタ
フェース１９及び送信インタフェース２１の対によって
ＤＡＳに結合することが望ましい。前記インタフェース
は高性能並列インタフェース（ＨＩＰＰＩ）として知ら
れ、ANSI Draft Standard of 8/29/1989, X3T9/88-127,
Revision6.8.に記述されている。これは、いわゆるタ
ップ信号のホストからの受取り及びＤＡＳによって開始
されたホストのアクセスを容易にする。
【００２６】ＤＡＳに使用できるホスト又はシステム機
能は内部メモリ１３の読取／書込、内部メモリ１３での
ロック動作のアトミック検査及びセット、大域レジスタ
上のアトミック動作、他のプロセッサ又はシステムのエ
レメントからのタップ信号の受取り及び解釈、並びにシ
ステム又はホストへのタップ信号の生成を含む。
能は内部メモリ１３の読取／書込、内部メモリ１３での
ロック動作のアトミック検査及びセット、大域レジスタ
上のアトミック動作、他のプロセッサ又はシステムのエ
レメントからのタップ信号の受取り及び解釈、並びにシ
ステム又はホストへのタップ信号の生成を含む。
【００２７】ＤＡＳ ３ はＤＡＳＤ ３３、３５、３７
のうちの１つのアドレス可能なアレイを動作させる。こ
れらのアレイの各々は同期回路３９を介して同期され、
同じｒｐｍで回転し、同じオフセット角を持ち且つ同時
に同じようにアクセスされる。この方式はデータ転送速
度を最大化する。これは高速の順次又はスキップ順次Ｄ
ＡＳＤデータ転送を可能にする。
のうちの１つのアドレス可能なアレイを動作させる。こ
れらのアレイの各々は同期回路３９を介して同期され、
同じｒｐｍで回転し、同じオフセット角を持ち且つ同時
に同じようにアクセスされる。この方式はデータ転送速
度を最大化する。これは高速の順次又はスキップ順次Ｄ
ＡＳＤデータ転送を可能にする。
【００２８】ホスト／ＤＡＳ方向のデータ移送は内部メ
モリ１３から開始しバス１１を介してアダプタ１５及び
受信装置１９を通り、ストライプ及びパリティ・ロジッ
ク２３で終了する。ロジック２３は、所要のディジタル
及びタイミング回路を含み、（Ｎ−１）のデータ・ブロ
ックをＸＯＲして対応するブロックをバッファ及びＥＣ
Ｃ回路２７、２９及び３１の１つに転送することによ
り、パリティ・ブロックを計算する。各ブロックはブロ
ック内で誤り検査及び訂正のためのＥＣＣバイトをそれ
に付加することによっても保護される。Ｎ ＤＡＳＤ の
アクセスは従来の方法で同期して行なわれる。対応部分
はＤＡＳ／ホスト方向にデータ移送が行なわれる時に取
得する。
モリ１３から開始しバス１１を介してアダプタ１５及び
受信装置１９を通り、ストライプ及びパリティ・ロジッ
ク２３で終了する。ロジック２３は、所要のディジタル
及びタイミング回路を含み、（Ｎ−１）のデータ・ブロ
ックをＸＯＲして対応するブロックをバッファ及びＥＣ
Ｃ回路２７、２９及び３１の１つに転送することによ
り、パリティ・ブロックを計算する。各ブロックはブロ
ック内で誤り検査及び訂正のためのＥＣＣバイトをそれ
に付加することによっても保護される。Ｎ ＤＡＳＤ の
アクセスは従来の方法で同期して行なわれる。対応部分
はＤＡＳ／ホスト方向にデータ移送が行なわれる時に取
得する。
【００２９】［ＤＡＳ Ｉ／Ｏ 動作］ＤＡＳＤ制御ブロ
ック又はＤＣＢと呼ばれる制御ブロックでタスク又は要
求が定義される。ホストで、プロセッサは内部メモリ１
３にＤＡＳ ＤＣＢ を構築する。そして、ホストはＤＣ
ＢをＤＡＳの待機キューに連結し、エンキュー動作の信
号を出す。次に、ＤＡＳはＤＣＢを活動状態のリストに
移送し、ＤＣＢが要求した機能を実行し、当該ＤＣＢを
更新し、そしてそれを終了キューに入れる。Ｉ／Ｏ終了
の検出後、ホストは前記更新されたＤＣＢを終了キュー
からデキューして前記ＤＣＢが指定した動作の結果を確
かめる。
ック又はＤＣＢと呼ばれる制御ブロックでタスク又は要
求が定義される。ホストで、プロセッサは内部メモリ１
３にＤＡＳ ＤＣＢ を構築する。そして、ホストはＤＣ
ＢをＤＡＳの待機キューに連結し、エンキュー動作の信
号を出す。次に、ＤＡＳはＤＣＢを活動状態のリストに
移送し、ＤＣＢが要求した機能を実行し、当該ＤＣＢを
更新し、そしてそれを終了キューに入れる。Ｉ／Ｏ終了
の検出後、ホストは前記更新されたＤＣＢを終了キュー
からデキューして前記ＤＣＢが指定した動作の結果を確
かめる。
【００３０】換言すれば、ＤＡＳ Ｉ／Ｏ 要求はプロセ
ッサ５〜９のどれかに応答して、そのＯＳから読取／書
込を呼出す。ＤＣＢが構築され、内部メモリ１３にある
待機キューに入れられる。そしてタップ信号はＤＡＳに
送られる。ＤＡＳも、幾つかの作業管理アルゴリズム
（ＦＩＦＯ、ＦＩＬＯ、ＬＩＦＯ等）のどれか１つを用
いて、次にキューされたＤＣＢキューを検査する。ＤＡ
Ｓは優先順位事象のようにタップ信号に応答する必要は
ない。
ッサ５〜９のどれかに応答して、そのＯＳから読取／書
込を呼出す。ＤＣＢが構築され、内部メモリ１３にある
待機キューに入れられる。そしてタップ信号はＤＡＳに
送られる。ＤＡＳも、幾つかの作業管理アルゴリズム
（ＦＩＦＯ、ＦＩＬＯ、ＬＩＦＯ等）のどれか１つを用
いて、次にキューされたＤＣＢキューを検査する。ＤＡ
Ｓは優先順位事象のようにタップ信号に応答する必要は
ない。
【００３１】図２で、システムはＤＡＳ "タスク待機キ
ュー" が優先順位順に配列される。要求は、それがＤＡ
Ｓによって活動状態にされる前に任意の時点で、他のタ
スク又はＤＣＢに関して前記キュー内で再配置すること
ができる。本発明では、後で説明するように、前記再配
列は特殊なデキュー動作機能である。活動状態／待機状
況の優先順位を連結するキューの変更に関係なくＤＣＢ
は同じ内部メモリ１３の実アドレスに残存する。
ュー" が優先順位順に配列される。要求は、それがＤＡ
Ｓによって活動状態にされる前に任意の時点で、他のタ
スク又はＤＣＢに関して前記キュー内で再配置すること
ができる。本発明では、後で説明するように、前記再配
列は特殊なデキュー動作機能である。活動状態／待機状
況の優先順位を連結するキューの変更に関係なくＤＣＢ
は同じ内部メモリ１３の実アドレスに残存する。
【００３２】対等結合プロセッサの属性の１つは、初期
化中に設定された内部メモリ１３内のアンカー・ポイン
タの読取りにより次にキューされたＤＣＢを見つけ、最
初の待機中のＤＣＢ状況を "待機中" から "活動状態"
に変更することにより、ＤＡＳがタップ信号又はその作
業管理アルゴリズムの受取りに応答することである。図
２に示すように、これは活動状態のリストへのＤＣＢの
移送によって達成される。これはＤＡＳが内部メモリ・
アクセス動作のシーケンスの実行により遂行される。ひ
とたびＤＣＢが "活動状態" になれば、ＤＡＳはＤＣ
Ｂ、従って前記ＤＣＢに含まれた機能コードを処理す
る。関連して、ＤＣＢ内のアドレス情報は転送すべきデ
ータの範囲を定める。ちなみに、前記データ転送はチャ
ネル・アダプタ１５を通してＤＡＳが開始する動作によ
り遂行される。
化中に設定された内部メモリ１３内のアンカー・ポイン
タの読取りにより次にキューされたＤＣＢを見つけ、最
初の待機中のＤＣＢ状況を "待機中" から "活動状態"
に変更することにより、ＤＡＳがタップ信号又はその作
業管理アルゴリズムの受取りに応答することである。図
２に示すように、これは活動状態のリストへのＤＣＢの
移送によって達成される。これはＤＡＳが内部メモリ・
アクセス動作のシーケンスの実行により遂行される。ひ
とたびＤＣＢが "活動状態" になれば、ＤＡＳはＤＣ
Ｂ、従って前記ＤＣＢに含まれた機能コードを処理す
る。関連して、ＤＣＢ内のアドレス情報は転送すべきデ
ータの範囲を定める。ちなみに、前記データ転送はチャ
ネル・アダプタ１５を通してＤＡＳが開始する動作によ
り遂行される。
【００３３】各ＤＣＢは３つの状態、即ち "活動状
態"、"待機中" 又は "終了" のうちの１つを仮定するこ
とが分かる。
態"、"待機中" 又は "終了" のうちの１つを仮定するこ
とが分かる。
【００３４】データ転送動作が終了すると、図２に示す
ように、ＤＡＳは終了状況をＤＣＢに書込み、ＤＣＢ状
態を "活動状態" から "終了" に変更し、そして関連し
た終了キューに前記ＤＣＢをエンキューする。また、Ｄ
ＡＳは多数のＤＣＢが指定した終了通知原始を実行する
ことができる。重要なことは、内部メモリ及びＤＡＳへ
（から）のデータ転送がＤＡＳの制御の下に行なわれる
ことである。
ように、ＤＡＳは終了状況をＤＣＢに書込み、ＤＣＢ状
態を "活動状態" から "終了" に変更し、そして関連し
た終了キューに前記ＤＣＢをエンキューする。また、Ｄ
ＡＳは多数のＤＣＢが指定した終了通知原始を実行する
ことができる。重要なことは、内部メモリ及びＤＡＳへ
（から）のデータ転送がＤＡＳの制御の下に行なわれる
ことである。
【００３５】［キューの定義］図２には幾つかのＤＣＢ
のキューが示されている。ちなみに、一般にＱＥＬと呼
ばれるキュー・エレメントの各々は、どちらのプロセッ
サ等級も共有メモリ１３から取出して共有メモリ１３に
記憶できるメモリ内の隣接するワードのセットである。
ＱＥＬはメッセージ・ワードならびにキューするために
必要なリンク・ポインタ・ワードを含む。各ＱＥＬの長
さは異なることがあるが、都合よく単純なシステムはた
ぶん一定サイズ、各々が３２ワードのＱＥＬを使用す
る。関連して、本発明の目的のために、各共有メモリ・
ワードそれ自身は、少なくとも他のどのワードのアドレ
スを含むのにも十分なビット位置から成る。例えば、共
有メモリの各ワードは６４ビットの長さにすることがあ
る。
のキューが示されている。ちなみに、一般にＱＥＬと呼
ばれるキュー・エレメントの各々は、どちらのプロセッ
サ等級も共有メモリ１３から取出して共有メモリ１３に
記憶できるメモリ内の隣接するワードのセットである。
ＱＥＬはメッセージ・ワードならびにキューするために
必要なリンク・ポインタ・ワードを含む。各ＱＥＬの長
さは異なることがあるが、都合よく単純なシステムはた
ぶん一定サイズ、各々が３２ワードのＱＥＬを使用す
る。関連して、本発明の目的のために、各共有メモリ・
ワードそれ自身は、少なくとも他のどのワードのアドレ
スを含むのにも十分なビット位置から成る。例えば、共
有メモリの各ワードは６４ビットの長さにすることがあ
る。
【００３６】本明細書及び図２で用いるように、用語 "
ポインタ"はアドレスを指すか、又は前記アドレスが見
つかる場所を指す。前後の状況によりどちらを意味する
かを決める。関連して、ＱＥＬを指すポインタは当該Ｑ
ＥＬ内のワードの１つのアドレスである。指定されたワ
ード、リンク・ポインタ・ワードは、普通は他のＱＥＬ
のアドレスを含むが、全ビット・オフのような所定のヌ
ル値、又は全ビット・オンを含むこともできる。
ポインタ"はアドレスを指すか、又は前記アドレスが見
つかる場所を指す。前後の状況によりどちらを意味する
かを決める。関連して、ＱＥＬを指すポインタは当該Ｑ
ＥＬ内のワードの１つのアドレスである。指定されたワ
ード、リンク・ポインタ・ワードは、普通は他のＱＥＬ
のアドレスを含むが、全ビット・オフのような所定のヌ
ル値、又は全ビット・オンを含むこともできる。
【００３７】図２に示すように、ブランクＱＥＬはその
リンク・ポインタ・ワードがヌルであるＱＥＬである。
キューは単一のブランクＱＥＬか、又は先頭ＱＥＬから
末尾ＱＥＬに至るポインタにより１つずつ次々にリンク
されたＱＥＬのセットから作ることもできる。末尾ポイ
ンタがロックされていない時、後者は常にブランクＱＥ
Ｌである。
リンク・ポインタ・ワードがヌルであるＱＥＬである。
キューは単一のブランクＱＥＬか、又は先頭ＱＥＬから
末尾ＱＥＬに至るポインタにより１つずつ次々にリンク
されたＱＥＬのセットから作ることもできる。末尾ポイ
ンタがロックされていない時、後者は常にブランクＱＥ
Ｌである。
【００３８】キューは、参加している全ての多重プロセ
ッサ等級に使用できる多重プロセッサ同期ロック動作を
用いてロックされる。ロック定数を共有メモリのワード
に記憶する例は従来の検査及びセット動作である。もし
同じアトミック動作の部分である先行する取出しが前記
ロック定数以外の値を返すならば、検査及びセット動作
はロック・ワードをうまくロックしたことを示す。
ッサ等級に使用できる多重プロセッサ同期ロック動作を
用いてロックされる。ロック定数を共有メモリのワード
に記憶する例は従来の検査及びセット動作である。もし
同じアトミック動作の部分である先行する取出しが前記
ロック定数以外の値を返すならば、検査及びセット動作
はロック・ワードをうまくロックしたことを示す。
【００３９】更に図２で、キュー見出しは下記に示すよ
うに共有メモリ内の４つのワードから成る。 ＴＯＱ キュー・ポインタの先頭：キュー内の先頭Ｑ
ＥＬのリンク・ポインタ・ワードの共有メモリ・アドレ
ス ＢＯＱ キュー・ポインタの末尾：キュー内の末尾Ｑ
ＥＬのリンク・ポインタ・ワードの共有メモリ・アドレ
ス ＴＯＱＬ ＴＯＱロック・ワード：例えば、検査及びセ
ット・ロツク・ワード；ＴＯＱロックの保持者だけがＴ
ＯＱポインタか、又はＢＯＱによって指定されたＱＥＬ
より前方のリンクされたＱＥＬの内容のどれかを変更で
きる。（ＢＯＱポインタはＴＯＱがロックされている間
に変更できる。ＢＯＱＬを参照されたい。） ＢＯＱＬ ＢＯＱロック・ワード：ＢＯＱロックの保持
者だけがキューの末尾でＱＥＬの内容を変更でき、多分
それを非ブランクにする。ＢＯＱＬプロセッサ／保持者
だけが、そして新しい値が有効なブランクＱＥＬのアド
レスである場合にだけＢＯＱポインタ値を変更できる。
うに共有メモリ内の４つのワードから成る。 ＴＯＱ キュー・ポインタの先頭：キュー内の先頭Ｑ
ＥＬのリンク・ポインタ・ワードの共有メモリ・アドレ
ス ＢＯＱ キュー・ポインタの末尾：キュー内の末尾Ｑ
ＥＬのリンク・ポインタ・ワードの共有メモリ・アドレ
ス ＴＯＱＬ ＴＯＱロック・ワード：例えば、検査及びセ
ット・ロツク・ワード；ＴＯＱロックの保持者だけがＴ
ＯＱポインタか、又はＢＯＱによって指定されたＱＥＬ
より前方のリンクされたＱＥＬの内容のどれかを変更で
きる。（ＢＯＱポインタはＴＯＱがロックされている間
に変更できる。ＢＯＱＬを参照されたい。） ＢＯＱＬ ＢＯＱロック・ワード：ＢＯＱロックの保持
者だけがキューの末尾でＱＥＬの内容を変更でき、多分
それを非ブランクにする。ＢＯＱＬプロセッサ／保持者
だけが、そして新しい値が有効なブランクＱＥＬのアド
レスである場合にだけＢＯＱポインタ値を変更できる。
【００４０】ＢＯＱポインタの変更はエンキュー・プロ
セスとデキュー・プロセスの間の分離点を移す。ひとた
びＢＯＱが変更されると、ＢＯＱロック保持者の更新権
限は新しいブランクＱＥＬ及びＢＯＱポインタに減少さ
れる。ＴＯＱロック保持者は常に任意のＱＥＬを、ＢＯ
Ｑによって指定されたＱＥＬの１つ前までの後方のＱＥ
Ｌを、ＢＯＱがロックされているかどうかに関係なく、
自由に更新できる。
セスとデキュー・プロセスの間の分離点を移す。ひとた
びＢＯＱが変更されると、ＢＯＱロック保持者の更新権
限は新しいブランクＱＥＬ及びＢＯＱポインタに減少さ
れる。ＴＯＱロック保持者は常に任意のＱＥＬを、ＢＯ
Ｑによって指定されたＱＥＬの１つ前までの後方のＱＥ
Ｌを、ＢＯＱがロックされているかどうかに関係なく、
自由に更新できる。
【００４１】前記定義は図２に適用され、各ＤＣＢが分
解されねばならない３つの状態（待機、活動状態、終
了）を表わす。待機又は終了と区分されたＤＣＢはエン
キューされるが、活動状態のＤＣＢは処理中である。各
々のキューで、各ＤＣＢはチェイン内の次のＤＣＢを指
すポインタを有する。ＢＯＱはキュー末尾として動作す
るヌル即ちブランクＤＣＢを指すのに対し、ＴＯＱは追
加された最新のキューを指す。
解されねばならない３つの状態（待機、活動状態、終
了）を表わす。待機又は終了と区分されたＤＣＢはエン
キューされるが、活動状態のＤＣＢは処理中である。各
々のキューで、各ＤＣＢはチェイン内の次のＤＣＢを指
すポインタを有する。ＢＯＱはキュー末尾として動作す
るヌル即ちブランクＤＣＢを指すのに対し、ＴＯＱは追
加された最新のキューを指す。
【００４２】［エンキュー動作］図３はキューの末尾の
ブランクＱＥＬにメッセージをロードし、キューの末尾
に追加のＱＥＬを新しいブランクＱＥＬとして付加する
エンキュー動作を示す。エンキュー動作は １. キューが使用可能になるまで待機して条件付きでＢ
ＯＱをロックし、 ２. 付加されたＱＥＬ、 "新しいブランク" のリンク・
ポインタにヌルを書込み、 ３. 古いブランクのリンク・ポインタに新しいブランク
のメモリ・アドレスを書込み、 ４. 前のブランクＱＥＬ、 "古いブランク" にメッセー
ジをロードし、 ５. 新しいブランクのメモリ・アドレスをＢＯＱポイン
タ・ワードに入れ、 ６. ＢＯＱのロックを解除するステップを含む。
ブランクＱＥＬにメッセージをロードし、キューの末尾
に追加のＱＥＬを新しいブランクＱＥＬとして付加する
エンキュー動作を示す。エンキュー動作は １. キューが使用可能になるまで待機して条件付きでＢ
ＯＱをロックし、 ２. 付加されたＱＥＬ、 "新しいブランク" のリンク・
ポインタにヌルを書込み、 ３. 古いブランクのリンク・ポインタに新しいブランク
のメモリ・アドレスを書込み、 ４. 前のブランクＱＥＬ、 "古いブランク" にメッセー
ジをロードし、 ５. 新しいブランクのメモリ・アドレスをＢＯＱポイン
タ・ワードに入れ、 ６. ＢＯＱのロックを解除するステップを含む。
【００４３】最初のキューは最初のブランクＱＥＬの内
容を除き変更されてはいない。最初のブランクＱＥＬは
最初はキューの末尾にあった。ＴＯＱロックのプロセッ
サ／保持者はキューのオン・ブランクＱＥＬを変更する
ことができる。
容を除き変更されてはいない。最初のブランクＱＥＬは
最初はキューの末尾にあった。ＴＯＱロックのプロセッ
サ／保持者はキューのオン・ブランクＱＥＬを変更する
ことができる。
【００４４】エンキューするプロセッサは２以上のＱＥ
Ｌを加えることができる。エンキューの準備に際し、付
加ＱＥＬは先頭付加ＱＥＬから末尾付加ＱＥＬまで１つ
ずつリンクされる。前記ステップは良好に作られたキュ
ーを絶えず維持する順序で以下に列挙する。 "良好に作
られたキュー" はＴＯＱ−ＢＯＱ対及びそれに関連した
キューを指し、前記定義に適合する。 １. ＢＯＱをロックして多分それが使用可能になるまで
待機し、 ２. 末尾付加ＱＥＬのリンク・ポインタにヌルを入れて
それを新しいブランクにし、 ３. メッセージを古いブランク、及び新しいブランクを
除く全ての付加ＱＥＬにロードし、 ４. 先頭に付加されたメモリ・アドレスを古いブランク
のリンク・ポインタに入れ、 ５. 新しいブランクのアドレスをＢＯＱに入れ、 ６. ＢＯＱのロックを解除する。
Ｌを加えることができる。エンキューの準備に際し、付
加ＱＥＬは先頭付加ＱＥＬから末尾付加ＱＥＬまで１つ
ずつリンクされる。前記ステップは良好に作られたキュ
ーを絶えず維持する順序で以下に列挙する。 "良好に作
られたキュー" はＴＯＱ−ＢＯＱ対及びそれに関連した
キューを指し、前記定義に適合する。 １. ＢＯＱをロックして多分それが使用可能になるまで
待機し、 ２. 末尾付加ＱＥＬのリンク・ポインタにヌルを入れて
それを新しいブランクにし、 ３. メッセージを古いブランク、及び新しいブランクを
除く全ての付加ＱＥＬにロードし、 ４. 先頭に付加されたメモリ・アドレスを古いブランク
のリンク・ポインタに入れ、 ５. 新しいブランクのアドレスをＢＯＱに入れ、 ６. ＢＯＱのロックを解除する。
【００４５】［デキュー動作］図４はキューの先頭から
１つのＱＥＬが削除されるデキュー動作を用いる２つの
例を示す。プロセッサはキュー内の最初のＱＥＬからリ
ンク・ポインタの内容をＴＯＱに複写する。連続してリ
ンクされたＱＥＬのシーケンスを削除するために、プロ
セッサは削除されるＱＥＬの周りを指すようにＴＯＱポ
インタ、又は１つのＱＥＬリンク・ポインタを変更す
る。良好に作られたキューを絶えず維持するデキュー・
ステップは以下に一定の順序で列挙する。 １. IF TOQ = BOQ、キューは空の非ブランクあるのでロ
ックせずに脱出し、 ２. それが使用可能になるまで待機した後、条件付きで
ＴＯＱをロックし、 ３. 当該アドレスでＢＯＱ、ＱＥＬをどれか読取り、即
ちそれを越えたリンクは不適格とし、 ４. １以上の適格のＱＥＬをキューのどこかから削除
し、且つ ５. ＴＯＱのロックを解除する。
１つのＱＥＬが削除されるデキュー動作を用いる２つの
例を示す。プロセッサはキュー内の最初のＱＥＬからリ
ンク・ポインタの内容をＴＯＱに複写する。連続してリ
ンクされたＱＥＬのシーケンスを削除するために、プロ
セッサは削除されるＱＥＬの周りを指すようにＴＯＱポ
インタ、又は１つのＱＥＬリンク・ポインタを変更す
る。良好に作られたキューを絶えず維持するデキュー・
ステップは以下に一定の順序で列挙する。 １. IF TOQ = BOQ、キューは空の非ブランクあるのでロ
ックせずに脱出し、 ２. それが使用可能になるまで待機した後、条件付きで
ＴＯＱをロックし、 ３. 当該アドレスでＢＯＱ、ＱＥＬをどれか読取り、即
ちそれを越えたリンクは不適格とし、 ４. １以上の適格のＱＥＬをキューのどこかから削除
し、且つ ５. ＴＯＱのロックを解除する。
【００４６】ＢＯＱによって指定されたＱＥＬは、ＢＯ
Ｑが読取られると、不適格として処理される。ＢＯＱロ
ック保持者はこれを有効なＱＥＬとみなし、ＢＯＱを変
更することができるのに対し、当該ＱＥＬはこのエンキ
ュー即ち再配列の実行には不適格のままである。
Ｑが読取られると、不適格として処理される。ＢＯＱロ
ック保持者はこれを有効なＱＥＬとみなし、ＢＯＱを変
更することができるのに対し、当該ＱＥＬはこのエンキ
ュー即ち再配列の実行には不適格のままである。
【００４７】［再配列動作］再配列は先ずＱＥＬを適格
のＱＥＬチェインからデキューし、次にそれを前記適格
のＱＥＬチェインに再挿入する２つのステップのプロセ
スである。再配列を行なうプロセッサは前記２つのステ
ップの期間中はＴＯＱロックを保持する。従って、キュ
ーの先頭に対する１つのＱＥＬを削除する（"ＱＥＬ移
送"と呼ばれる）ために、前述のように、プロセッサは
ＱＥＬをデキューしてから、ＱＥＬ移送のリンク・ポイ
ンタをＴＯＱにある値に変更することによりそれを再挿
入し、ＱＥＬ移送のアドレスをＴＯＱに入れる。
のＱＥＬチェインからデキューし、次にそれを前記適格
のＱＥＬチェインに再挿入する２つのステップのプロセ
スである。再配列を行なうプロセッサは前記２つのステ
ップの期間中はＴＯＱロックを保持する。従って、キュ
ーの先頭に対する１つのＱＥＬを削除する（"ＱＥＬ移
送"と呼ばれる）ために、前述のように、プロセッサは
ＱＥＬをデキューしてから、ＱＥＬ移送のリンク・ポイ
ンタをＴＯＱにある値に変更することによりそれを再挿
入し、ＱＥＬ移送のアドレスをＴＯＱに入れる。
【００４８】類似の方法で、プロセッサは任意の数の適
格なＱＥＬをデキューし、それらを１以上のフラグメン
ト（断片）チェインで相互連結し、前記フラグメントを
キューに再挿入することができる。再挿入は下記のステ
ップで実行し、良好に作られたキューを維持することが
できる。 １. フラグメントの最後のＱＥＬのリンク・ポインタ
を、キューの中でフラグメントの次にくるＱＥＬのアド
レスにセットし、 ２. ＴＯＱポインタ、又はフラグメントの前にくる予定
のＱＥＬのリンク・ポインタを、フラグメントの中の最
初のＱＥＬのアドレスにセットする。
格なＱＥＬをデキューし、それらを１以上のフラグメン
ト（断片）チェインで相互連結し、前記フラグメントを
キューに再挿入することができる。再挿入は下記のステ
ップで実行し、良好に作られたキューを維持することが
できる。 １. フラグメントの最後のＱＥＬのリンク・ポインタ
を、キューの中でフラグメントの次にくるＱＥＬのアド
レスにセットし、 ２. ＴＯＱポインタ、又はフラグメントの前にくる予定
のＱＥＬのリンク・ポインタを、フラグメントの中の最
初のＱＥＬのアドレスにセットする。
【００４９】［拡張］良好に作られたキューを絶えず維
持する動作では、共有メモリ内の個々のワード記憶のポ
インタの更新は完全に終了する必要がある。もしプロセ
スが所与の順序の動作のステップに従うならば、キュー
は良好に作られたままである。大抵のハードウェア故
障、又は早すぎたプロセス終了の場合、移送中のＱＥＬ
の一部はキューに入っていないことがあるが、キュー自
体は良好に作られたままである。他のプロセスはこのよ
うなキューとともに作業を続けることができる。
持する動作では、共有メモリ内の個々のワード記憶のポ
インタの更新は完全に終了する必要がある。もしプロセ
スが所与の順序の動作のステップに従うならば、キュー
は良好に作られたままである。大抵のハードウェア故
障、又は早すぎたプロセス終了の場合、移送中のＱＥＬ
の一部はキューに入っていないことがあるが、キュー自
体は良好に作られたままである。他のプロセスはこのよ
うなキューとともに作業を続けることができる。
【００５０】最初の例では、共有メモリの割振りはプロ
セッサだけの機能である。これは、終了状況を報告する
ＱＥＬとして各作業キュー・エレメントを制御装置に再
使用させることによって達成することができる。
セッサだけの機能である。これは、終了状況を報告する
ＱＥＬとして各作業キュー・エレメントを制御装置に再
使用させることによって達成することができる。
【００５１】
【発明の効果】本発明によれば、速度の異なるプロセッ
サが互いに且つ同時にキューをアクセスしてメッセージ
を付加又は削除することができる。
サが互いに且つ同時にキューをアクセスしてメッセージ
を付加又は削除することができる。
【図１】共有内部メモリ、高性能チャネル・インタフェ
ース（ＨＰＣＩ）、アレイ制御装置及びＤＡＳＤを強調
してＣＰＵ／ＤＡＳＤアレイのデータの流れを示す図で
ある。
ース（ＨＰＣＩ）、アレイ制御装置及びＤＡＳＤを強調
してＣＰＵ／ＤＡＳＤアレイのデータの流れを示す図で
ある。
【図２】どちらかのエンドを選択してロックできるＤＡ
ＳＤ制御ブロック（ＤＣＢ）の待機キュー、活動状態の
リスト及び終了キューを示す図である。
ＳＤ制御ブロック（ＤＣＢ）の待機キュー、活動状態の
リスト及び終了キューを示す図である。
【図３】ＤＣＢ待機キュー及び終了キューでのエンキュ
ー動作を示す図である。
ー動作を示す図である。
【図４】それぞれの第１及び第２の例のＤＣＢ待機キュ
ー及び終了キューでのデキュー動作を示す図である。
ー及び終了キューでのデキュー動作を示す図である。
１ プロセッサ・アレイ／ホスト ３ ＤＡＳＤアレイ／ＤＡＳ ５ プロセッサ１ ７ プロセッサ２ ９ プロセッサＮ １１ バス １３ ＲＡＭ／内部メモリ １５ アダプタ １７ アダプタ １９ 受信装置 ２１ 送信装置 ２３ ストライピング及びパリティ・ロジック ２７ バッファ及びＥＣＣ回路 ２９ バッファ及びＥＣＣ回路 ３１ バッファ及びＥＣＣ回路 ３３ ＤＡＳＤ １ ３５ ＤＡＳＤ ２ ３７ ＤＡＳＤ Ｎ ３９ 同期回路
Claims (5)
- 【請求項１】共有メモリ上で通信できるように結合され
た複数の高速プロセッサと外部記憶サブシステム間で、
メッセージを移送する方法であって、 （ａ）各々が独立してロックできる第１及び第２のエン
ドを有する第１及び第２のリストを前記共有メモリで定
義するステップと、 （ｂ）前記第１のリストが使用可能なとき、プロセッサ
により前記第１のリストの第１のエンドで第１のロック
を取得し、前記第１のエンドと最後に連結されたメッセ
ージの間にメッセージを挿入して前記第１のロックを解
放するステップと、 （ｃ）前記第１のリストが使用可能なとき、前記サブシ
ステムにより前記第１のリストの第２のエンドで他のロ
ックを取得し、前記リスト上の任意の場所のメッセージ
を削除し、前記他のロックを解放するステップと、 （ｄ）前記第２のリストの第１及び第２のエンドで、前
記記憶サブシステムとプロセッサによりステップ（ｂ）
及び（ｃ）をそれぞれ反復するステップと、 を含むタスク指向メッセージ移送方法。 - 【請求項２】複数の高速プロセッサ、外部記憶サブシス
テム、共有内部メモリ、及び内部記憶を利用する手段を
有するシステムでタスク指向メッセージを移送する方法
であって、第１の方向でメッセージを前記プロセッサに
よってエンキューするとともに前記記憶サブシステムに
よってメッセージをデキューし、且つ第２の方向でメッ
セージを前記記憶サブシステムによってエンキューする
とともに前記プロセッサによりメッセージをデキュー
し、各プロセッサはロックワードの検査及びセットを行
うためのロック操作命令をアクセスし、 （ａ）前記共有内部メモリ内に第１及び第２の相互連結
されたリスト、前記リスト上に参照点、及び演算子セッ
トを定義し、各演算子セットはリストの先頭（ＴＯＱ）
及びリストの末尾（ＢＯＱ）を指すポインタと、リスト
の先頭のロックワード（ＴＯＱＬ）と、リストの末尾の
ロックワード（ＢＯＱＬ）とを含むステップと、 （ｂ）前記プロセッサの１つにより前記ロック操作命令
を実行した結果と前記ＢＯＱＬを比較し、両者が一致す
れば、前記１つのプロセッサにより前記第１のリストの
参照点エンド（第１のエンド）で第１のロックを取得
し、前記リストで前記参照点と最後に結合されたメッセ
ージの間にメッセージを埋込み、前記第１のロックを解
放するステップと、 （ｃ）前記サブシステムにより前記ロック操作命令を実
行した結果と前記ＴＯＱＬを比較し、両者が一致すれ
ば、前記サブシステムにより前記第１のリストの非参照
点エンド（第２のエンド）で他のロックを取得し、１以
上のメッセージを前記リストから削除し、前記他のロッ
クを解放するステップと、 （ｄ）前記第２のリストでステップ（ｂ）及び（ｃ）を
前記記憶サブシステム及びプロセッサによりそれぞれ反
復するステップと、 を含むタスク指向メッセージ移送方法。 - 【請求項３】前記他のロック（ＴＯＱＬ）を保持するプ
ロセッサだけが前記リストの非参照エンドを指すポイン
タ又は前記リストの参照点エンドにあるメッセージの何
れかを指すポインタを変更することができ、更に前記第
１のロック（ＢＯＱＬ）を保持するプロセッサだけが前
記リストで前記参照点を示すポインタをどれも変更する
ことができる請求項２のタスク指向メッセージ移送方
法。 - 【請求項４】サブシステムは前記第１のリストから削除
されたメッセージを処理し、各メッセージを更新し、前
記更新されたメッセージを前記第２のリストにエンキュ
ーし、前記生成するプロセッサは外部規律（ＬＩＦＯ、
ＦＩＬＯ、ＦＩＦＯ）又は前記第２のリストの優先順位
再配列ないしはその一部分により各更新されたメッセー
ジを前記第２のリストからデキューして処理する請求項
１又は請求項２のタスク指向メッセージ移送方法。 - 【請求項５】共有メモリによって外部記憶サブシステム
と通信するように結合された複数の高速プロセッサを有
するシステムであって、 選択されたプロセッサから生成されるメッセージに応答
して前記メッセージを前記共有メモリに書込み、前記メ
ッセージを待機キューに相互連結し、前記記憶サブシス
テムに通知する手段、 前記記憶サブシステムで前記通知に非定期的に応答して
前記待機キューから前記メッセージをデキューし、前記
デキューされたメッセージを処理し、前記処理されたメ
ッセージを前記共有メモリ内の終了キューにエンキュー
して前記システムに通知する手段、及び 前記サブシステムの信号に非定期的に応答して前記終了
キューから前記処理されたメッセージをデキューする手
段を含み、前記システムは更に別々にロックできるエン
ドを有する相互連結されたリストの対を共有メモリ内で
定義する手段、及び プロセッサ又は前記サブシステムにより各リスト上のメ
ッセージをエンキューして、高速及び低速のプロセッサ
の間で移送されるメッセージをサポートする、相互に他
のリストに対向するキューとして前記リストを動作さ
せ、前記各リストは (i) 前記プロセッサがメッセージをエンキューする場合
には前記サブシステムによるメッセージのデキュー動
作、又は (ii)前記サブシステムが同じリスト上のメッセージをエ
ンキューする場合には前記プロセッサによるメッセージ
のデキュー動作と無関係にロックできる手段を含む高速
プロセッサ・システム
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/553,203 US5224215A (en) | 1990-07-13 | 1990-07-13 | Message queue processing among cooperative processors having significant speed differences |
| US553203 | 1990-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233653A JPH04233653A (ja) | 1992-08-21 |
| JP2675928B2 true JP2675928B2 (ja) | 1997-11-12 |
Family
ID=24208520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3165260A Expired - Fee Related JP2675928B2 (ja) | 1990-07-13 | 1991-06-11 | 速度差が大きい協同プロセッサ間のメッセージ・キュー処理 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5224215A (ja) |
| EP (1) | EP0466339A3 (ja) |
| JP (1) | JP2675928B2 (ja) |
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- 1990-07-13 US US07/553,203 patent/US5224215A/en not_active Expired - Lifetime
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1991
- 1991-06-11 JP JP3165260A patent/JP2675928B2/ja not_active Expired - Fee Related
- 1991-06-14 EP EP19910305396 patent/EP0466339A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0466339A3 (en) | 1993-08-11 |
| JPH04233653A (ja) | 1992-08-21 |
| EP0466339A2 (en) | 1992-01-15 |
| US5224215A (en) | 1993-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |