JPH04245347A - デイジタル処理システム - Google Patents

デイジタル処理システム

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JPH04245347A
JPH04245347A JP3212730A JP21273091A JPH04245347A JP H04245347 A JPH04245347 A JP H04245347A JP 3212730 A JP3212730 A JP 3212730A JP 21273091 A JP21273091 A JP 21273091A JP H04245347 A JPH04245347 A JP H04245347A
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memory
column address
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digital processing
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、特にページモードにおいてダイナミツクランダムア
クセスメモリ（ＤＲＡＭ）モジユールのアクセスを制御
するメカニズムを改善するものである。
【０００２】
【従来の技術】図１は、ダイナミツクランダムアクセス
メモリをページモードを介してアクセスすることにより
一連のデータを得るようにした従来の処理システムを示
す（破線１０３を除いて）。システムは１又は２以上の
孤立したセントラルプロセツサ（ＣＰ）１１ａ〜１１ｎ
と、１又は２以上のメモリ制御装置（ＭＣ）１３ａ〜１
３ｉを内部に有するシステム接続ネツトワーク（ＳＣ）
１２と、１又は２以上のメモリ１４ａ〜１４ｉとを含む
。各メモリはインクリメンタ１５を有するアドレスラツ
チ回路と、１又は２以上のＤＲＡＭバンク１６と、速度
整合データ取出しバツフア１７と、データ転送選択器１
８とを有する。ＤＲＡＭに直接インターフエースするメ
モリ論理回路、すなわちＤＲＡＭ１６を除いたメモリ１
４内の構成部分はメモリ支援回路と呼ばれる。
【０００３】各セントラルプロセサＣＰ内のキヤツシユ
は最も最近の時点で使用されたデータラインを保持して
いる。プロセツサが要求するデータがそのキヤツシユ内
に見当たらないとき、セントラルプロセサＣＰがシステ
ム接続ネツトワークＳＣからこのデータを要求するよう
になされている。システム接続ネツトワークＳＣはこの
ワードを含んでいるラインの最も最近の時点のコピーを
得て（データがメモリ又は別のプロセツサのキヤツシユ
にあるか否かに無関係に）、当該コピーを要求している
セントラルプロセサＣＰに転送する。要求されたワード
の転送直後のサイクルにおいてシステム接続ネツトワー
クＳＣはラインを構成する残りのワードを転送する。
【０００４】従来のメモリ設計において、ＤＲＡＭは一
連のデータを得るためにページモードによりアクセスさ
れる。ページモードは単一のロー（行）アドレス及び複
数のカラム（列）アドレスが各ＤＲＡＭデータ入出力部
（Ｉ／Ｏ）　　から複数のデータビツトをアクセスする
モードである。そのような設計においては、１本のデー
タラインの一部分しか各カラムアドレスにおいてアクセ
スされない。しかし、そのような設計の有利性は実証さ
れている。ページモードが実施されることにより一連の
データをアクセスしたとき、作動するＤＲＡＭが少なく
、従つてラインアクセス時に消費される電力が少ない。 またページモードはＤＲＡＭ及び速度整合バツフア間の
データ入出力要件を低減する。入出力要件が低減すれば
、メモリの統合を改善したり（カード数が少ないメモリ
を設計できる）、又はデータラインのサイズを大きくし
たりすることができる。
【０００５】
【発明が解決しようとする課題】ところが、ページモー
ド設計にも欠点がある。第１に各メモリアクセスは並列
カラムアドレス及び並列カラムアドレスストローブパル
スを必要とするため、メモリサイクル時間が長大になる
。またメモリラインデータが速度整合取出しバツフアに
少しずつしかロードできない。一般的にプロセツサによ
つて要求されるワードは最初に取出しバツフアにロード
される。しかしながら、ライン内の次に続くワードは必
ずしも次のサイクルにおいて転送されるために利用され
るとは限らない。本発明はこの問題を処理するものであ
る。
【０００６】本発明は以上の点を考慮してなされたもの
で取出しデータワードを最小限の待ち時間でメモリから
要求プロセツサに逐次途切れがないように転送するよう
にしたデイジタル処理システムを提案する。
【０００７】
【課題を解決するための手段】かかる問題を解決するた
め本発明においては、デイジタルプロセツサ１１ａ〜１
１ｎと、メモリ支援回路１５、１７、１８及び複数のメ
モリモジユールを有するメモリ１４ａ〜１４ｉと、上記
プロセツサ及び上記メモリ１４ａ〜１４ｉ間を結合して
メモリ動作を逐次配列させるメモリ制御装置１３ａ〜１
３ｉを有し、上記メモリ制御装置１３ａ〜１３ｉが最初
に転送されるべき一連のデータについての選択された転
送開始ワードを表す制御信号を供給するようにした接続
ネツトワーク１２と、上記制御信号に応動して上記転送
開始ワードに対応するカラムアドレス２２と、上記ライ
ンのその後に続くワードに対応するカラムアドレス２２
とを供給するメモリ支援回路１５、１７、１８とを具え
るようにする。
【０００８】
【作用】ライン内のワードを逐次転送することは、シー
ケンス命令を逐次実行するプロセツサをもつシステムに
とつて有利である。取り出したデータを途切れさせずに
転送することはシステム接続論理回路（データ転送の際
の転送の途切れはシステム接続資源を浪費する）のより
効果的な利用につながるので多重処理システムにおいて
は有利である。また途切れなく転送できることはパイプ
ライン方式のベクトルプロセツサを有するシステム又は
チエーン動作をするベクトル処理システムに有利である
。
【０００９】ここに開示するデイジタル処理システムは
、一連のデータを得るためにページモードでアクセスで
きるメモリ支援回路及びメモリモジユールをもつ１つの
プロセツサ及び少なくとも１つのメモリを有する。シス
テムは最初に転送されるべき要求ライン転送開始ワード
を示す制御信号を供給するメモリ制御装置を含む接続ネ
ツトワークを含む。メモリ支援回路は制御信号に応動し
て上記転送開始ワードラインに対応するカラムアドレス
及びその後に続くワードについての順次続くカラムアド
レスを供給する。
【００１０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１１】ページモードＤＲＡＭを利用して転送ワー
ドより大きいラインサイズのメモリデータをアクセスす
るシステムが本発明に適用される。図１について、本発
明はロー（行）アドレス、カラム（列）アドレス、ロー
アドレスストローブ（ＲＡＳ）、カラムアドレスストロ
ーブ（ＣＡＳ）取出し転送信号及び記憶転送信号を逐次
配列するメモリ制御装置（ＭＣ）を組み入れている。本
発明によるメモリ制御装置ＭＣはメモリの読み書き動作
を逐次配列することに加えて、最初のカラムアドレスの
伝送時又は以前に、点線１０３によつて示すように、転
送開始ワード情報又はカラムステアリングを伝送する。
【００１２】本発明によるメモリ１４内のメモリ支援回
路はこの転送開始ワード情報を受け取り、別個の下位ア
ドレスビツトをそれぞれのＤＲＡＭワードセツトに移す
ための論理回路を組み入れている。ＤＲＡＭセツトには
各ラインに２つ又は３つ以上のワードが保持されている
。例えば１６ワードが１つのラインを構成する２ページ
サイクルメモリ設計の場合、支援回路は８つの別個の下
位アドレスビツトを移す。例えばある下位アドレスビツ
トはワード「０」及び「８」を有するＤＲＡＭセツトに
移されると共に他のビツトはワード「１」及び「９」を
有するＤＲＡＭセツトに移される。
【００１３】本発明によるメモリハードウエアを図２に
示す。カラムステアリングラツチ回路２１、カラムアド
レスラツチ回路２２及びカラムアドレスストローブラツ
チ回路２３は図１（図５にも示す）のメモリ制御装置Ｍ
Ｃ１３ａ〜１３ｉから移されたインタフエース信号を受
け取つて保持するラツチ回路を示している。ゲート論理
回路２１ａ及び２２ａ（カラムステアリングラツチ回路
及びカラムアドレスラツチ回路に対応させて示す）のゲ
ート論理信号が設計に組み入れられていることにより、
インターフエースデータが有効である時にそのようなサ
イクルにおいて作動する有効な信号を受け取れることが
できるようになされている。カラムステアリングラツチ
回路２１はカラムアドレスラツチ回路２２がロードされ
ると同時に転送開始ワード情報をロードされる。１つ又
は２つ以上の下位アドレスビツト及びカラムステアリン
グラツチ回路２１の出力は、図２の下位カラムアドレス
ビツトステアリング論理回路２４に受信される。
【００１４】メモリ支援回路について示す図２について
下位カラムアドレス論理回路２４の詳細を説明する。メ
モリ制御装置ＭＣは上位カラムアドレスビツトＨＡ及び
下位カラムアドレスビツトＬＡにより構成される支援回
路にカラムアドレスＣＡを移す。２ページサイクルにメ
モリが設計されている場合には下位カラムアドレスビツ
トは１ビツトであり、４ページサイクルにメモリが設計
されている場合には下位カラムアドレスビツトは２ビツ
トであり、以下同様である。メモリ制御装置ＭＣは転送
開始ワードＳＷ情報を支援回路に移す。支援回路はＤＲ
ＡＭセツトｊに対して最初のカラムアドレスストローブ
ＣＡＳサイクルの下位カラムアドレスビツトＬＡ（ｊ）
を次式
【数１】 のように発生する。ここで不等式が真又は０のとき（Ｓ
Ｗ＞ｊ）は１になる。２進法による加算の結果生ずるオ
ーバフローは無視される。続く第２、第３、第４のカラ
ムアドレスストローブＣＡＳサイクルに対する下位カラ
ムアドレスビツトは順に次のとおりに決定される。
【数２】
【数３】
【数４】 ２進法による加算の結果生ずるオーバフローは再度無視
される。下位カラムアドレスビツトＬＡが単一ビツトで
ある場合、式は、
【数５】 のように変形され、かつ第２のカラムアドレスストロー
ブＣＡＳサイクルに対する下位カラムアドレスビツトは
、単に
【数６】 となる。
【００１５】図３は上記の事項に続くステアリング論理
回路の論理図である。
【００１６】８つのＤＲＡＭセツトを有するメモリを考
えると、１ライン分の１６ワードは２つのカラムアドレ
ス及び２つのカラムアドレスストローブＣＡＳパルスに
より読み書きされる。プロセツサがライン「０」内のワ
ード「６」を要求すると、メモリ制御装置ＭＣはメモリ
支援回路に信号を送つて転送開始ワード情報「６」と共
に、ローアドレス「０」及びカラムアドレス「０」をア
クセスする。上述の支援論理回路はＤＲＡＭセツト「０
」〜「５」に対する下位カラムアドレスビツトにそれぞ
れ「１」を発生すると共に、ＤＲＡＭセツト「６」及び
「７」に対する下位カラムアドレスビツトにそれぞれ「
０」を発生する。データが取出しバツフアに読み取られ
るとデータはワード位置「６」、「７」及び「８」〜「
Ｄ」にロードされる。第２のカラムアドレスストローブ
ＣＡＳサイクルにおいてはすべての下位カラムアドレス
ビツトが切り換えられ、読み取られたデータはワード位
置「Ｅ」、「Ｆ」及び「０」〜「５」にロードされる。 かくして、本発明は上述した構成によつてデータアクセ
ス期間の間にウインドウ効果を得ている。本発明はシス
テムにおいてプロセツサが逐次命令を実行する場合、転
送開始ワード情報転送後直ちにデータライン内のその後
に続くワードを確実に転送させることができるので有利
である。
【００１７】このステアリング論理回路は下位カラムア
ドレスビツトの各多重コピーをＤＲＡＭセツト２５ａ〜
２５ｊに移動させる。適切な場所へ移動した下位カラム
ビツトＡＯは各ＤＲＡＭセツトから適切なデータを読み
取るために固定される。またステアリング論理回路２４
はゲート情報をリード２４ａ及び２４ｂを介して速度整
合データ取出しバツフア２６に移す。このゲート情報は
バツフアの適切な領域にＤＲＡＭデータを移動させるの
に使用される。図２において例示するように各ＤＲＡＭ
セツトから送られるデータはバツフアの上位ワード又は
下位ワードのいずれかの領域にロードされる。ワード識
別子ラツチ回路２８はメモリインタフエースの転送開始
ワード情報データを初期化する。ワード識別子ラツチ回
路２８は選択論理回路２７を制御することにより、取出
しデータラツチ回路２９にロードされるべき最初のワー
ドを選択するようになされている。この取出しデータラ
ツチ回路は、要求プロセツサにデータを転送する図１の
接続論理回路１２に対するインタフエース信号を移す。 続くサイクルにおいてワード識別子ラツチ回路２８がイ
ンクリメント動作し、その結果順次続くワードが取出し
データラツチ回路２９にラツチされると共に、インタフ
エースを通つて転送される。データの転送は、制御装置
１３からの取出し転送インタフエースが作動状態から非
作動状態に切り換わつたとき、終了する。
【００１８】本発明による好適な実施例において、カラ
ムステアリング情報はメモリインタフエース（図１）に
対するメモリ制御装置ＭＣのバンク選択情報と複合され
る。当該複合されたバスはローアドレスがインタフエー
ス上において作動状態になればバンク選択情報を保持し
ており、これに対してカラムアドレスが作動状態にあれ
ばカラムステアリング情報を保持している。
【００１９】好適な実施例おける動作タイミング図を図
４に示す。メモリ制御装置ＭＣ１３はバンク選択情報及
びローアドレスをインターフエースに移し、このような
ラインがアドレス有効パルスにより有効になるメモリ支
援回路に信号を送る。バンク選択ライン及びカラムステ
アリングラインはカラムステアリング情報に切り換えれ
ると同時に、カラムアドレスにローアドレスを切り換え
る。アドレス有効パルスはこれらのラインが有効である
メモリ支援回路に再度信号を送る。またメモリ制御装置
ＭＣはローアドレスストローブ及びカラムアドレススト
ローブパルスをメモリ支援回路に対して発生して移行さ
せる。支援回路はこのようなタイミング信号をラツチす
ると共に再度動作させ、これによりローアドレスストロ
ーブＲＡＳ及びカラムアドレスストローブＣＡＳ信号を
適切なＤＲＡＭに導く。時々メモリアクセス時に遅くな
つて転送開始ワード情報が取出し転送タイミング信号と
一緒にメモリ支援回路に送られる。この信号はデータを
取出しバツフア２６からシステム接続論理１２に転送し
始めるためのメモリ支援回路に対する信号である。
【００２０】図４の下方部分には、例えば転送開始ワー
ドが２つである場合のメモリ支援回路及びＤＲＡＭイン
タフエースのタイミングを図示している。メモリ支援回
路は同一のローアドレスをメモリ制御装置ＭＣから最初
のアドレス有効パルスを受信したすべてのＤＲＡＭに移
す。２番目のアドレス有効パルスを受信すると、支援回
路は同一の上位カラムアドレスビツト（この実施例の場
合Ａ１〜Ａｎ）をすべてのＤＲＡＭセツトに移す。別の
下位カラムアドレスビツト（この実施例の場合ＡＯ）は
ＤＲＡＭセツトに移される。ＤＲＡＭセツト「０」及び
「１」に移されたカラムアドレスビツトＡＯは「１」と
なり、残りのＤＲＡＭセツトに移されたカラムアドレス
ビツトＡＯは「０」となる。図２の下位カラムアドレス
ビツトステアリング論理回路２４において、カラムアド
レスストローブが作動状態から非作動状態に遷移したこ
とを検出すると、下位カラムアドレスビツトＡＯはすべ
て反転される。
【００２１】いくつかのメモリ設計において、２又は３
以上のＤＲＡＭセツトのデータの入出力は互いに関連ず
けられていてこれらのＤＲＡＭセツトに対するカラムア
ドレスストローブＣＡＳ信号は付加的なカラムアドレス
ビツトとして利用される。本発明はそのような設計にお
いて、支援回路にカラムアドレスストローブＣＡＳステ
アリング論理回路を組み入れることにより適切なＤＲＡ
Ｍセツトに対しカラムアドレスストローブＣＡＳを作動
させるようになされている。下位カラムアドレスビツト
を定義する上述の式は未だ有効である。しかしこれらの
アドレスビツトのうちの１つ又は２つ以上はすでに適切
なＤＲＡＭセツトに対してカラムアドレスストローブＣ
ＡＳを作動させるためにデコードされる。カラムアドレ
スストローブＣＡＳはデータの入出力が一緒に与えられ
ているＤＲＡＭセツトのうち１つに対してだけしか作動
状態にされないということに注意しなければならない。
【００２２】カラムアドレスストローブ信号を適切なＤ
ＲＡＭに送る本発明によるメモリハードウエアを図５に
おいて示す。カラムステアリングラツチ回路４１、カラ
ムアドレスラツチ回路４２及びカラムアドレスストロー
ブラツチ回路４３はメモリ制御装置１３ａ〜１３ｉから
移されたインタフエース信号を受けて保持するラツチ回
路を示している。ゲート論理回路４１ａ及び４２ａ（カ
ラムステアリング及びカラムアドレスラツチ回路に対応
して示す）が設計に組み入れられていることにより、イ
ンタフエースデータが有効なサイクルにおいて作動する
有効な信号を受信するようになされている。カラムステ
アリングラツチ回路４１はカラムアドレスラツチ回路４
２がロードされると同時に転送開始ワード情報によつて
ロードされる。カラムアドレスストローブラツチ回路４
３は、ＤＲＡＭセツト４５ａ〜４５ｊに対して適切なカ
ラムアドレスストローブ信号を作動させるカラムアドレ
スストローブステアリング論理回路４４に対してカラム
アドレスストローブ信号を与える。この設計においては
、ＤＲＡＭデータピンＤＡＴＡはリード１０１によつて
互いに接続されている。ステアリング論理回路は散在す
るＤＲＡＭセツトのうちの１つだけに、与えられた時に
、データバツクを速度整合取出しバツフア４６に移すた
めに選択される。またカラムアドレスストローブステア
リング論理回路４４はゲート情報をリード４４ａ及び４
４ｂを介して速度整合取出しバツフア４６に移す。この
ゲート情報はバツフア内の適切な領域にＤＲＡＭデータ
を移すために使われる。図５の実施例の場合、各ＤＲＡ
Ｍセツトからのデータはバツフアの上位ワード又は下位
ワードのいずれかの領域にロードされる。ワード識別子
ラツチ回路４８はメモリインタフエースにおいて転送開
始ワードデータを初期化する。ワード識別子ラツチ回路
４８は選択論理回路４７を制御することにより取出しデ
ータラツチ回路４９にロードされるべき最初のワードを
選択するようになされている。この取出しデータラツチ
回路４９はデータを要求プロセツサに転送するシステム
接続論理回路にデータインタフエースを移行する。ワー
ド識別子ラツチ回路４８がインクリメント動作し、その
結果順次続くワードが取出しデータラツチ回路４９にラ
ツチされると共に、インタフエースを通つて転送される
。データの転送は、取出し転送インタフエースラインが
作動状態から非作動状態に切り換つたとき、終了する。
【００２３】またこの好適な実施例はメモリ制御装置に
プログラマブル回路を組み入れることにより、インタフ
エース信号のタイミングを制御する。そのようなプログ
ラマブル回路を組み入れることにより、ローカラムアド
レスストローブＲＡＳパルスの作動状態及び非作動状態
、ローアドレスのカラムアドレスへの切換え（またバン
クの選択の転送開始ワードへの切換え）、カラムアドレ
スストローブＣＡＳパルスの作動状態及び非作動状態、
及びカラムアドレスストローブＣＡＳサイクルの数にお
いて柔軟性が出てくる。
【００２４】本発明による好適な実施例のプログラマブ
ルアドレスのタイミング、ローアドレスストローブ、カ
ラムアドレスストローブ発生論理回路を図６に示す。ア
レイタイマ５１は「１」に初期化されかつ各サイクルご
とにインクレメントされることによりメモリ制御装置１
３をメモリ支援回路インタフエースタイミングに順序動
作させる。アレイタイマ５１は比較回路５１ａにおいて
プログラマブルローアドレスストローブ（ＲＡＳ）開始
時間ラツチ回路５５及びプログラマブルローアドレスス
トローブ（ＲＡＳ）停止時間ラツチ回路５６を比較する
。アレイタイマ５１がこの２つのプログラマブルな時点
の間で時間終了動作をすると、ローアドレスストローブ
ＲＡＳラツチ回路５７が作動する。このラツチ回路５７
はローアドレスストローブＲＡＳインタフエース信号を
メモリ支援回路に直接移行させる。またアレイタイマ５
１はデコーダ５２ａ及び５２ｂによりデコードされ当該
デコーダからの出力はプログラマブルアドレスマスク５
３及びプログラマブルカラムアドレスストローブＣＡＳ
マスク５４を比較する。アドレスマスクレジスタ５３が
デコーダ５２ａよつてデコードされたビツト位置に「１
」をもつていると信号５５が作動状態になる。この信号
５５はシステムワードアドレスからロー（ＲＯＷ）部５
６又はカラム（ＣＯＬ）部５７を選択する。このロー部
又はカラム部はメモリ支援回路に対するアドレスインタ
バスを直接駆動するアドレスラツチ回路５８にゲートさ
れる。また信号５５はシステムワードアドレスのうちバ
ンク選択部６１又は転送開始ワード部６２を選択する。 この選択されたビツトはメモリ支援回路に対するインタ
フエースを直接駆動するバンク選択及びカラムステアリ
ングラツチ回路６３にゲートされる。カラムアドレスス
トローブＣＡＳマスクレジスタ５４がデコーダ５２ｂに
よつてデコードされたビツト位置に「１」をもつている
と信号６４が作動状態になる。この信号６４はメモリ支
援回路にインタフエース信号を直接移行するカラムアド
レスストローブＣＡＳラツチ回路６５によつて送られる
。
【００２５】上述においては、本発明によるウインドウ
効果について述べたが、いくつかのメモリ設計において
は、必ずしもデータをリクエスタに連続して転送するの
に十分な連続したワードをもつ速度整合取出しバツフア
をロードできるわけではない。このことはＤＲＡＭセツ
トの数、すなわち別個の下位カラムアドレスビツトの数
のためであるとしてメモリ設計が支援している。そのよ
うな設計においては速度整合取出しバツフアの中にロー
ドされた連続転送されるワード数は転送開始ワードの機
能である。例えば、メモリ設計は「０」〜「７」、「４
」〜「１１」、「８」〜「１５」等のワードを速度整合
取出しバツフアに最初にロードすることだけをサポート
する。そのような設計においては「５」、「６」、「７
」又は「８」といつた連続したワードはリクエスタに転
送するために直ちに利用される。カラムアドレスストロ
ーブＣＡＳサイクルが５つの転送サイクルより大きけれ
ば転送開始ワードの転送が遅れない限り、転送の際に途
切れが生じる。かくして本発明による好適な実施例のメ
モリ制御装置は多重プログラマブル待ち時間レジスタを
組み入れることにより、適切な待ち時間すなわち遅延が
転送開始ワードについて選択されるようになされている
。このような方法によりアクセスしたデータは常に最小
限の待ち時間でかつ途切れずに要求プロセサに転送する
ことができる。
【００２６】図７はメモリ制御装置の多重プログラマブ
ル待ち時間機能を示し、メモリ制御装置は本発明により
メモリからシステム接続ネツトワークに取出しデータを
転送する間に、途切れが決して生じないことを保証する
。図に示されるアレイタイマ７１は図６において示すア
レイタイマと同一のものである。要求プロセツサにより
要求された転送開始ワードは転送開始ワードラツチ回路
７３にラツチされる。転送開始ワード（転送開始ワード
の一部分）はプログラマブル待ち時間ラツチ回路７２ａ
〜７２ｎを選択する。この選択さた待ち時間はアレイタ
イマと比較され、一致したとき取出し転送ラツチ回路７
４にセツトされる。取出し転送ラツチ回路７４及び転送
開始ワードラツチ回路７３はインタフエースをメモリ支
援回路に直接移す。
【００２７】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細の双方について種々
の変更を加えてもよい。
【００２８】
【発明の効果】本発明は、データを連続的に途切れなく
ページモード内において作動中のメモリから刻々と変化
するシステムサイクル時間の間に要求回路にデータを転
送できるようにプログラムされた多目的に利用できるメ
モリ制御装置及びメモリ設計を提案する。本発明によれ
ば単一のメモリ設計（固定したカラムアドレスストロー
ブＣＡＳ周期時間）を多くの異なつたシステムにも使用
できる。本発明によりシステム周期時間の変化を容易に
調節できる。
【００２９】本発明は、静止したカラムモード、ニブル
モード又は多重データビツトが各ＤＲＡＭデータ入出力
からアクセスされる際のＤＲＡＭモードにおいて、作動
中のメモリからデータを連続的に途切れなく転送できる
ようにプログラムし得るような多目的なメモリ制御装置
及びメモリ設計を提供する。
【図面の簡単な説明】
【図１】図１はＤＲＡＭがページモードを介してアクセ
スされる処理システムを示すブロツク図である。
【図２】図２はカラムアドレスビツトを適切なＤＲＡＭ
に変換するようになされた本発明におけるメモリを示す
ブロツク図である。
【図３】図３は図２のステアリング論理回路を示す論理
図である。
【図４】図４は実施例におけるメモリ制御装置及びメモ
リインタフエース並びにメモリサポート及びＤＲＡＭイ
ンタフエースを示すタイミングチヤート図である。
【図５】図５は本発明によるメモリによりカラムアドレ
スストローブ信号を適切なＤＲＡＭに送るものであるこ
とを示すブロツク図である。
【図６】図６は本発明による好適な実施例において使用
されるプログラマブルアドレス、ローアドレスストロー
ブ及びカラムアドレスストローブ論理回路を示すブロツ
ク図である。
【図７】図７はデータをメモリから要求プロセツサに転
送する際に生じる途切れを除去することを目的とした本
発明と共に使用できる多重プログラマブル待ち時間回路
を示すブロツク図である。
【符号の説明】
１１ａ〜１１ｎ……セントラルプロセツサ、１２……シ
ステム接続ネツトワーク、１３ａ〜１３ｉ……メモリ制
御装置、　　１４ａ〜１４ｉ……メモリ、１５……イン
クリメンタ、１６……ＤＲＡＭ、１７、２６……速度整
合取出しバツフア、１８……データ転送選択器、２１…
…カラムステアリングラツチ回路、２１ａ、２２ａ……
ゲート論理回路、２２……カラムアドレスラツチ回路、
２３……カラムアドレスストローブラツチ回路、２４…
…下位カラムアドレスビツトステアリング論理回路、２
４ａ、２４ｂ……リード、２５ａ〜２５ｊ……ＤＲＡＭ
セツト、２７……選択論理回路、２８……ワード識別子
ラツチ回路、２９……取出しデータラツチ回路、４１…
…カラムステアリングラツチ回路、４２……カラムアド
レスラツチ回路、４３……カラムアドレスストローブラ
ツチ回路、４１ａ、４２ａ……ゲート論理回路、４４…
…カラムアドレスストローブステアリング論理回路、４
４ａ、４４ｂ……リード、４５ａ〜４５ｊ……ＤＲＡＭ
セツト、４６……速度整合取出しバツフア、４７……選
択論理回路、４８……ワード識別子ラツチ回路、４９…
…取出しデータラツチ回路、５１……アレイタイマ、５
１ａ……比較回路、５２ａ、５２ｂ……デコーダ、５３
……プログラマブルアドレスマスクレジスタ、５４……
プログラマブルカラムアドレスストローブＣＡＳマスク
、５５……プログラマブルローアドレスストローブＲＡ
Ｓ開始時間ラツチ回路、信号５５ａ、５５ｂ……選択回
路、５６……プログラマブルローアドレスストローブＲ
ＡＳ停時間ラツチ回路、ロー部、５７……ローアドレス
ストローブＲＡＳラツチ回路、カラム部、５８……アド
レスラツチ回路、６１……バンク選択部、６２……転送
開始ワード部、６３……バンク選択／カラムステアリン
グラツチ回路、６４……信号、６５……カラムアドレス
ストローブＣＡＳラツチ回路、７１……アレイタイマ、
７２ａ〜７２ｎ……プログラマブル待ち時間ラツチ回路
、７３……転送開始ワードラツチ回路、７４……取出し
転送ラツチ回路

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】デイジタルプロセツサと、メモリ支援回路
    及び複数のメモリモジユールを有するメモリと、上記プ
    ロセツサ及び上記メモリ間を結合してメモリ動作を逐次
    配列させるメモリ制御装置を有し、上記メモリ制御装置
    が最初に転送されるべき一連のデータについての選択さ
    れた転送開始ワードを表す制御信号を供給するようにし
    た接続ネツトワークと、上記制御信号に応動して上記転
    送開始ワードに対応するカラムアドレスと、上記ライン
    のその後に続くワードに対応するカラムアドレスとを供
    給するメモリ支援回路とを具えることを特徴とするデイ
    ジタル処理システム。
  2. 【請求項２】上記メモリは、ページモードにおいてアク
    セスされて一連のデータを得るようになされた複数のダ
    イナミツクランダムアクセスメモリモジユールを含むこ
    とを特徴とする特許請求の範囲第１項に記載のデイジタ
    ル処理システム。
  3. 【請求項３】上記メモリ制御装置はカラムアドレススト
    ローブ信号を供給する手段を含み、かつ上記メモリ支援
    回路は上記カラムアドレスストローブ信号が作動状態か
    ら非作動状態状態に遷移したときこれに応じてカラムア
    ドレスをダイナミツクメモリモジユールに移すことを特
    徴とする特許請求の範囲第２項に記載のデイジタル処理
    システム。
  4. 【請求項４】さらに、上記メモリ支援回路は上記制御信
    号に応動して上記転送開始ワードに対応する上記ダイナ
    ミツクランダムアクセスメモリモジユールに対してカラ
    ムアドレスストローブ信号を送る手段を有することを特
    徴とする特許請求の範囲第２項に記載のデイジタル処理
    システム。
  5. 【請求項５】さらに、上記メモリ制御装置は、上記ダイ
    ナミツクランダムアクセスメモリモジユールロー及びカ
    ラムタイミング信号の発生と、単一のカラムアドレス又
    は複数のカラムアドレスの発生と、上記ダイナミツクラ
    ンダムアクセスメモリモジユールローアドレスストロー
    ブ信号及び上記タイナミツクランダムアクセスメモリモ
    ジユールローアドレスストローブ信号のカラム及びカラ
    ムアドレスタイミングの発生を制御するプログラマブル
    回路を含むことを特徴とする特許請求の範囲第２項に記
    載のデイジタル処理システム。
  6. 【請求項６】さらに、上記メモリ制御装置は上記メモリ
    のアクセス時間を制御するプログラマブル手段を組み入
    れることを特徴とする特許請求の範囲第２項に記載のデ
    イジタル処理システム。
  7. 【請求項７】さらに、上記メモリ制御装置は、メモリア
    クセスを実行している間上記メモリのアクセスを自動的
    に増加させることにより要求プロツセサにワードを転送
    する際に途切れを生じさせないようにする回路を組み入
    れることを特徴とする特許請求の範囲第６項に記載のデ
    イジタル処理システム。
  8. 【請求項８】上記メモリ制御装置は上記最初の制御信号
    をバンク選択信号と複合させることを特徴とする特許請
    求の範囲第２項に記載のデイジタル処理システム。
  9. 【請求項９】複数のデイジタルプロセツサと、メモリ支
    援回路及び複数のメモリモジユールを含む複数のメモリ
    と、上記プロセツ及び上記メモリ間を結合してメモリ動
    作を逐次配列させるメモリ制御装置を有し、上記メモリ
    制御装置は最初に転送されるべき選択された転送開始ワ
    ードを表す制御信号を供給するようにした接続ネツトワ
    ークと、上記制御信号に応動して上記転送開始ワードに
    対応するカラムアドレスと、上記ラインのその後に続く
    ワードに対応するカラムアドレスとを供給するメモリ支
    援回路とを具えることを特徴とするデイジタル処理シス
    テム。
  10. 【請求項１０】上記メモリは、ページモードにおいてア
    クセスされて一連のデータを得るようになされた複数の
    ダイナミツクランダムアクセスメモリモジユールを含む
    ことを特徴とする特許請求の範囲第９項に記載のデイジ
    タル処理システム。
  11. 【請求項１１】上記メモリ制御装置はカラムアドレスス
    トローブ信号を供給する手段を含み、かつび上記メモリ
    支援回路は上記カラムアドレスストローブ信号が作動状
    態から非作動状態に遷移したときこれに応じてカラムア
    ドレスをダイナミツクメモリモジユールに移すことを特
    徴とする特許請求の範囲第１０項に記載のデイジタル処
    理システム。
  12. 【請求項１２】さらに、上記メモリ支援回路は上記制御
    信号に応動して上記転送開始ワードに対応する上記ダイ
    ナミツクランダムアクセスメモリモジユールに対してカ
    ラムアドレスストローブ信号を送る手段を含むことを特
    徴とする特許請求の範囲第１０項に記載のデイジタル処
    理システム。
  13. 【請求項１３】さらに、上記メモリ制御装置は、上記メ
    モリのアクセス時間を制御するプログラマブル手段を組
    み入れることを特徴とする特許請求の範囲第１０項に記
    載のデイジタル処理システム。
  14. 【請求項１４】さらに、上記メモリ制御装置は、メモリ
    アクセスを実行している間上記メモリのアクセスを自動
    的に増加させることにより要求プロセツサにワードを転
    送する際に途切れを生じさせないようにする回路を組み
    入れることを特徴とする特許請求の範囲第１３項に記載
    のデイジタル処理システム。
  15. 【請求項１５】上記メモリ制御装置は、上記最初の制御
    信号をバンク選択信号と複合させることを特徴とする特
    許請求の範囲第１０項に記載のデイジタル処理システム
    。
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