JPH0752586B2

JPH0752586B2 - 仮想マルチポートｒａｍ構造

Info

Publication number: JPH0752586B2
Application number: JP3169405A
Authority: JP
Inventors: アレンチャッペルバーバラ; アイヴァンチャッペルテリー; ケマルエブシオグルマハムト; エヴェレットシュスタースタンレイ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-07-27
Filing date: 1991-06-14
Publication date: 1995-06-05
Anticipated expiration: 2010-06-05
Also published as: JPH04229488A; DE69124316D1; EP0471932A3; EP0471932A2; EP0471932B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体ランダムアクセ
スメモリ（ＲＡＭ）デバイスに関し、より詳細には、マ
ルチＲＡＭ機能を自動的なポートの順序付けと単一ポー
トアレイの密度及び速度と組み合わせる仮想のマルチポ
ートＲＡＭ（ＶＭＰＲＡＭ）に関する。

【０００２】

【従来の技術】マルチポートＲＡＭは、リアルタイム信
号処理又は並列データ処理等の高速使用のために開発さ
れている。前者への適用において、マルチポートＲＡＭ
は、大量のデータを同時に処理するために主メモリとし
て使用されうる。後者での使用において、マルチポート
ＲＡＭは、複数のプロセッサ用に共用のキャッシュメモ
リとして使用されうる。

【０００３】例えば、米国特許第４、７８３、７３２号
は、第１と第２のメモリラインを含むマルチポートメモ
リについて記載している。各信号ラインは、クロックパ
ルスのメモリ読取り部分の間特定のアドレスへ同時に、
かつ、独立してアクセスできると共に、両方の信号ライ
ンが、クロックパルスの他の部分の間にデータを１アド
レスに書き込むために使用される。

【０００４】米国特許第４、７６６、５３５号は、読取
りアドレスから読み取られたデータを供給し、かつ、書
込みアドレスで受信されたデータを書き込む命令サイク
ル中にアドレスに応答するマルチポートメモリについて
記載している。メモリ装置は、読取りアドレスと書込み
アドレスに応答するメモリバンクの複数の群を有する。
これらの群は、一つの群の中のバンクの１つから読み取
られた読取りアドレスの各々にデータを供給し、かつ、
書込みアドレスの各々で受信されたデータを群内のバン
クのその他のものへ書き込む。群メモリバンクのこれら
の群を制御するポインタは、読取りと書込みアクセスを
メモリバンクへ向けて、有効なデータを得るバンクの１
つが読取りアドレスに応答して読み取られ、かつ、デー
タが各サイクル中に他のバンクに書き込まれる。

【０００５】米国特許第４、７４０、８９４号は、別々
に、或いは、並列のデータ処理計算を実行する類似の処
理素子のアレイ中に使用される処理素子について記載し
ている。処理素子は、マルチポートメモリユニットを含
み、このマルチポートメモリユニットは、それに接続さ
れる複数の機能ユニットの何れかによって処理されるべ
きデータを記憶する。マルチポートメモリユニットは、
処理されるべきデータワードと処理の結果を記憶するた
めの多数のデータ記憶スロットを含む。各機能ユニット
は、マルチポートメモリユニットから１以上のデータワ
ードをその入力として有する計算を実行する。この計算
の結果は、マルチポートメモリユニット中に戻され記憶
される。機能ユニットへ、及び、そこからのデータの転
送は、マルチポートメモリユニット上のポートの使用に
よって達成される。

【０００６】１９９０年ＶＬＳＩシンポジュームで提出
された”高集積マルチポートメモリ用のパイプライン化
されたタイムシェアリングアクセス技術（Ｐｉｐｅｌｉ
ｎｅｄ，Ｔｉｍｅ−ＳｈａｒｉｎｇＡｃｃｅｓｓＴ
ｅｃｈｎｉｑｕｅｆｏｒａＨｉｇｈｌｙＩｎｔｅｇ
ｒａｔｅｄＭｕｌｔｉ−ＰｏｒｔＭｅｍｏｒｙ）”
と題する論文中でティー・マツムラ他は、連続のタイム
シェアリングアクセス技術を使用してマルチポート機能
を提供するための１つの試みについて述べている。彼ら
の観念的モデルにおいて、４ポートメモリ機能は１サイ
クル内で２ポートメモリセルアレイを使用して現実化さ
れる。サイクルの第１の半分で、２ポートメモリセル
は、アドレスＡ₀とＡ₂によって同時にアクセスされる。
データＤ₀とＤ₂は、選択された２ポートメモリセルに書
き込まれるか、又は、並列的にそれらから読み出され
る。サイクルの第２の半分では、他の２ポートメモリセ
ルは、アドレスＡ₁とＡ₃によって同時に選択され、ま
た、データＤ₁とＤ₃は、以前と同一の方法で書き込まれ
るか、或いは、読み出される。

【０００７】マツムラ他のアプローチはある利点を与え
るが、１サイクルの間にメモリに対して実行される２つ
のアクセスは、外部的に刻時され、また、アクセス・パ
スは、入力ラッチと出力ラッチに対してのみパイプライ
ン化される。このことは、メモリの速度を制限すること
になる。加えて、使用される大きな２ポートメモリセル
は、その容量と共にメモリの速度を更に制限する低密度
デバイスである。また、マツムラ他の技術を利用するメ
モリを使用する何れのシステムも、チップの外部で競合
を解決しなければならない。

【０００８】大きな高速データメモリキャッシュへのマ
ルチポートアクセスは、改良された並列マシン構成への
キーである。ヨーロッパ特許出願０１３６２１８は、独
立したパイプライン化メモリレス機能モジュールと組み
合ったマルチポートＲＡＭを含む水平計算デバイスを開
示している。このデバイスは、制御の複雑性及びデータ
レファランスの良好な局所性に対する算術計算の高い比
率を含むクラスのアルゴリズムを実行する。メモリ構造
は、複数の専用直列緩衝入力ポートと専用直列緩衝出力
ポートを有する並列入力、及び並列出力ランダムアクセ
スメモリである。緩衝ポートは、独立のパイプラインへ
一時的な記憶を行うとき、ランダムアクセスメモリのア
ドレスされた位置へ並列入力と出力を行うよう動作をす
る。

【０００９】必要とされるものは、現行の信号ポートＲ
ＡＭ構造の速度と密度にほぼ等しい高速度で高密度なＲ
ＡＭ構造において実施される効率的なマルチポート機能
である。このタイプのマルチポートＲＡＭは、多くのタ
イプのコンピュータの設計において利用されうる。

【００１０】

【発明が解決しようとする課題】従って、本発明の目的
は、従来のマルチポートＲＡＭまたは従来の単一ポート
ＲＡＭにおけるマルチデータコピーのどちらとも整合で
きない速度及び密度とマルチポート機能を組み合わせる
マルチポートＲＡＭ構造を提供することである。

【００１１】本発明のもう１つの目的は、読取りと書込
み動作が実行される順序が良好に画定され、それによ
り、競合を避けると共にプログラマブルに製作されうる
高速度で高密度なマルチポートＲＡＭを提供することで
ある。

【００１２】本発明に従って、１マシンサイクルの間に
複数の自己刻時のオンチップサイクルを与えるために、
入力でトリガされる自己リセット型のマクロをパイプラ
イン方式で取り入れた仮想のマルチポートＲＡＭ（ＶＭ
ＰＲＡＭ）が提供される。ＶＭＰＲＡＭは、単一ポート
ＲＡＭと同一のアレイ密度と速度で実装される。仮想マ
ルチポートＲＡＭ構造は、好適実施例において、複数の
サブアレイに分割されたパイプライン化半導体メモリチ
ップとして実施される。サブアレイの各々は、他のサブ
アレイから独立してローカルセルフタイム（局所の自己
刻時の）リセットとプリチャージ（予充電）機能を与え
る回路を含む。チップは、複数のアドレス・ラッチ、複
数のデータ・イン・ラッチ及び複数のデータ・アウト・
ラッチを含み、これらのラッチの各々が、後続ラッチを
イネーブルするセットアップ・ネクスト・サイクル信号
を与えるために順次相互接続される。付加的な回路は、
選択されたサブアレイから複数のアドレス・ラッチと複
数のデータ・イン・ラッチの各々へリリース・ネクスト
・サイクル信号を引き出し、次のセレクト信号とデータ
をサブアレイへリリースし、これにより自動的なポート
の順序付けを行う。また、記載されるのは、ポートの順
序付けをプログラム可能にすると共に、アレイのセルフ
タイムサイクリングから引き出された内部のサイクリン
グの独特のＶＭＰＲＡＭ特徴を保持するアーキテクチュ
ア上の修正である。

【００１３】ＶＭＰＲＡＭは、特に、極めて長い命令ワ
ード（ＶＬＩＷ）とこの命令及び／又はデータの流れに
おいて動作する並列中央処理ユニット（ＣＰＵ）の使用
で高い性能を達成する最近提案された並列コンピュータ
構造の実際の実現にとって重要である。特別なバージョ
ンの記載、即ち、この構造は、１９８８年、北オラン
ダ、第３−２１頁の編集者エム．コスナルド他の「並列
処理」に出版された”シーケンシャル性のソフトウェア
用のＶＬＩＷ構造のための幾つかの設計理念（Ｓｏｍｅ
ＤｅｓｉｇｎＩｄｅａｓｆｏｒａＶＬＩＷ
Ａｒｃｈｉ−ｔｅｃｔｕｒｅｆｏｒＳｅｑｕｅｎｔ
ｉａｌ−ＮａｔｕｒｅｄＳｏｆｔ−ｗａｒｅ）”にケ
ー．エブシオリューによって提供される。本発明による
ＶＭＰＲＡＭは、１サイクル中の複数のＣＰＵからの書
込み及び読取りに自動的な順序ポート優先権と単一ポー
トのアレイ密度を付与する。この密度により、極めて大
量のデータキャッシュをＣＰＵと共に単一モジュール中
にパッケージさせうる。ＶＭＰＲＡＭポート優先権の特
徴は、競合を解消するための待機状態のオーバーヘッド
を減少するばかりでなく、編集中に命令を順序付ける際
により大きな自由度をもまた可能にする。

【００１４】これと対照的に、従来のマルチポートＲＡ
Ｍセルは、１モジュール中にＣＰＵと一緒に十分に大き
なデータキャッシュをパッケージするには密度が低過ぎ
る。更に、異なるポートからの同一のアドレスへの動作
の優先権は、実施するのに困難である。従来の単一ポー
トＲＡＭでのマルチポートのエミュレーションの代わり
は、より一層悪い競合の問題を有する。なぜならば、待
機状態が同一のチップに対する書込みのための同時の呼
出しを必要とするからである。また、それは、他の制御
オーバーヘッドと同様にデータの複数のコピーと大きな
クロスポイントスイッチを必要とし極めて高価でもあ
る。何れのアプローチも、決して、ＶＬＩＷ等の並列マ
シンに対して、実際の実施のための十分な密度と速度を
備えるマルチポート機能を提供するものではない。

【００１５】

【実施例】次に、図面、より詳細には、図１には、本発
明による仮想マルチポートＲＡＭ（ＶＭＰＲＡＭ）１０
の高水準ブロック線図が示されいる。仮想マルチポート
ＲＡＭ機能は、基本的には、従来マルチポートＲＡＭの
それと同一であるが、組込みの競合解消を備えている。
アドレスＡ₁乃至Ａ_N、データ入力ＤＩ₁乃至ＤＩ_N、及び
制御信号は、マシンサイクルの始めに、ポート入力と同
時に有効となる。マシンサイクルの終わりで、アクセス
データは、出力ポートＤＯ₁乃至ＤＯ_Nで有効であり、ま
た、入力データは、ＲＡＭアレイ中への書込みが完了さ
れる。従来のマルチポートＲＡＭとは違って、ＶＭＰＲ
ＡＭは、従来の単一ポートＲＡＭセルのアレイを内部的
に含み、１回のマシンサイクル中に複数回サイクルされ
てマルチサイクルとして動作する。内部のマルチサイク
リングのためのタイミングは、アレイ内の自己刻時され
た（セルフタイミングが取られた）信号から得られる。
Ｉ／Ｏポート記憶素子とアレイと間の内部配線（アドレ
スとデータのバス）は、マルチポートによって共用さ
れ、かつ、アレイサイクリングと同期してサイクルされ
る。従って、アレイと配線とアレイ支持用の周囲回路
は、高速サイクリング単一ポートＲＡＭに等価な密度を
有する。

【００１６】内部サイクルと読取りアクセスの両者は、
パイプライン化、セルフタイミング及びアレイ区分の使
用によって高速である。更なる記載で明白となる通り、
ＶＭＰＲＡＭ１０において、パイプラインの待ち時間
は、読取り動作に対しては存在するが、書込み動作に対
しては存在しない。従って、読取り／書込みポートより
書込み専用ポートが多く存在しうる。ポート順序付け、
及びデータ・バス・タイミングがオンチップ回路から自
動的に刻時される（タイミングが取られる）ので、読取
りと書込み動作間及び異なるアドレスポート間の優先権
は、良好に画定される。

【００１７】１マシンサイクルの間に多くの内部的に刻
時されたチップサイクルを与えるために、本発明による
ＶＭＰＲＡＭは、パイプライン化式アーキテクチュアの
入力でトリガされ、セルフリセットするマクロ及び基準
ＲＡＭセル（好ましくは、相補形金属酸化膜半導体（Ｃ
ＭＯＳ）シックスデバイスセル）のアレイを利用する。
米国特許第４、８４５、６７７号において開示された型
のパイプライン式アーキテクチュアの実例が、図２、３
及び４を参照して以下に記載される。

【００１８】図２、３及び４には、局所的デコーディン
グとプリチャージを有する３２個の８Ｋビットサブアレ
イに区分される２５６ＫビットＣＭＯＳ（相補形金属酸
化膜半導体）チップの平面概略図が示される。複数のサ
ブアレイは、８列、４行に配列され、また、各サブアレ
イは、６４本のビット・ライン対と１２８本のワード・
ラインで構成され、このサブアレイに隣接してオンボー
ド上に配置される４方向ビットスイッチと、１６個の抵
抗的に減結合された自己刻時される（セルフタイミング
が取られる）センス増幅器を有する。その構造は、６個
のデバイスからなる標準ＣＭＯＳメモリセルを使用す
る。図２、３において使用された符号は、次の要素を示
す。

【００１９】ＣＳチップ・セレクト入
力ＳＡセンス増幅器ＢＩＴＳＷビット・スイッチＲＢＩＴＳＷ読み取りビット・スイッチＷＢＩＴＳＷ書込ビット・スイッチＲＳ局所読み取りビット・スイッチ・
デコーダ／ドライバＷＳ局所書込みビット・スイッチ・デ
コーダ／ドライバＷＬワード・ラインＢＬビット・ラインＷＬＤＲワード・ライン・ドライバＢＬＰＣビット・ライン・プリチャージＤＥＣデコーダＤＲドライバＡＤＤＲＡＭＰＳアドレス増幅器ＤＩデータ・インＤＯデータ・アウトＸＡＸ−アドレス入力ＹＡＹ−アドレス入力図２、３において示される通り、各サブアレイは、個別
の読取りビットスイッチ、書込みビットスイッチ、ビッ
ト・ライン・プリチャージ回路、局所のワード・ライン
・ドライバ及びセンス増幅器を含む。局所のワード・ラ
インと局所の読取りと書込みビットスイッチデコーダ／
ドライバは、３２個のサブアレイの各々と対応付けられ
ている。Ｘアドレス増幅器とＹアドレス増幅器は、チッ
プセレクトノット入力から生成されるクロック信号の制
御に基づいて、それぞれ、ワード・ラインとビットスイ
ッチデコーダ／ドライバとブロックセレクトデコーダ／
ドライバに連結される。データ・イン増幅器は、クロッ
ク信号と書込み入力の制御に基づいて３２個のサブアレ
イの各々に入力を与える。３２個のサブアレイの各々と
対応付けられたセンス増幅器は、データ・アウト・ラッ
チとオフチップ・ドライバを介してデータ出力ラインに
接続される。

【００２０】図２、３において図示されたサブアレイ配
列は、局所のデコーディングとプリチャージを含み、従
って、任意所与の時間において１以上のアクセスがチッ
プを介して伝播することが可能なパイプライン化された
方法で動作可能である。チップアクセス時間は、選択さ
れるべき所定のチップで始まり、選択されたチップ情報
がチップ出力へ現れるのに要する時間である。チップサ
イクル時間は、何時、或いは、どのような頻度でチップ
が選択されうるかを示す選択反復率である。図２、３の
パイプライン化された構造は、アクセス時間より小さい
チップサイクル時間を可能にする。

【００２１】アクセス時間より小さいサイクル時間を達
成するためには、局所化された予充電（プリチャージ）
は、図４に図示された通り実行される。メモリチップ
は、多数のブロック又はマクロから成る。アクセスの
間、データは、ブロックからブロックへ単にリップル
し、各ブロックが次のブロックを作動する。図４におい
て、実線がデータ・アクセス・パスを表現する一方、点
線は、プリチャージ／リセット・パスを表現する。

【００２２】これらのサブアレイは、それらの内の１つ
のみが選択毎に作動されるチップのアレイと考えられ
る。サブアレイは、それら自体の局所化されたワード・
ライン・ドライバ、ビット・スイッチ、自己刻時された
センス増幅器及びプリチャージ回路を有し、仮想的に独
立したチップである。加えて、サブアレイ局所回路の外
部にある大域ブロックの各々は、自己刻時されたプリチ
ャージ、リセット回路を有する。換言すれば、図４に示
されたクリティカルパス中の各ブロックは、以前のブロ
ック入力信号によってアクティブ（作動）状態に切り替
えられ、自身に内蔵する回路によってそのプリチャージ
／スタンバイ状態に復帰される。

【００２３】ブロックがその機能をした後に、次のアク
セスを予期して、極めて素早くそのブロックをプリチャ
ージできることは、この構造の主要な特徴である。次の
アクセスが開始されうる最小時間は、アクティブ時間と
アクセスパス中の最も遅いブロックのプリチャージ時間
とを加えた時間である。米国特許第４、８４５、６７７
号に記載されたパイプライン化メモリチップ構造のその
他の特徴が本発明に関係する限度において以下に記載さ
れる。より詳細には、当該特許が参照されるべきであ
る。

【００２４】上記記載のパイプライン技術を使用して、
オンチップＲＡＭのサイクル時間は、マシンサイクルよ
り幾倍も速くなる。典型的には、マシンサイクルは、Ｒ
ＡＭチップのデータへのアクセスに必要とされるよりも
多くのオンチップステージ遅延ならびに２以上のチップ
交差（クロシング）を含む。更に、ＲＡＭは、内部的に
パイプライン化されるので、チップのサイクル時間（即
ち、可能なデータ速度）は、第１のデータをアクセスす
るために必要とされた時間より実質的に短い。ＲＡＭ中
のデータパスがかなり良好に画定されるので、ＣＰＵ中
の論理回路の場合より広範囲にわたるパイプライン分割
が可能である。ＶＬＩＷへの適用において、例えば、Ｃ
ＰＵとキャッシュの両方をチップに組み込むのと同じ技
術を利用して、スタティックＲＡＭ（ＳＲＡＭ）の内部
サイクルは、マシンサイクル時間の１／２より小さく設
定されている。ＶＭＰＲＡＭが従来のＳＲＡＭセルで実
施されるので、それは、単一ポートＲＡＭで必要とされ
るのよりほんのわずか大きいチップ領域内で実現されう
る。

【００２５】ＶＭＰＲＡＭの主要な特徴は、マルチ入力
／出力（Ｉ／Ｏ）ポートをサービスするためにセルフタ
イム化されたマルチサイクリングと、図２、３及び４に
図示されると共に、米国特許第４、８４５、６７７号に
より詳細に記載されたパイプライン化されたＲＡＭ構造
との組み合わせを使用することである。ＶＭＰＲＡＭ機
能は、図５の波形図によってより詳細に示される。図の
頂部には、１マシンサイクルのチップ入力が示される。
これらのチップ入力は、チップセレクト、データ・イン
及びアドレス入力を含む。図の中間部には、オンチップ
信号が示される。これらの第１は、チップサイクルを図
示するアドレス・バス信号である。第２は、サブアレイ
セット信号であり、また、第３は、データ・アウト・バ
ス信号である。図の底部には、オフチップ・ドライバ信
号が示され、データ・アウト信号ＤＯ₁乃至ＤＯ_Nを含
む。

【００２６】図５における図示は、第１のデータをアク
セスするべき時間が内部チップサイクル時間の２倍であ
ると仮定している。これはマシンサイクル時間の１／８
である。また、それは、チップセレクト入力信号が立ち
上がる場合に、全ての入力が有効であり、また、チップ
セレクト信号が次のマシンサイクルで境界で立ち上がる
場合に、全てのデータが有効でなければならないと仮定
している。この場合、第１のデータに対するアクセスの
ための待ち時間は、最後の読取りが次のマシンサイクル
と重なってはならないと仮定するならば、７つのデータ
位置に対する読取りを生じる可能性がある。しかしなが
ら、書込みのための全てのオーバラップがオンチップで
あるので、１マシンサイクル中に８つの書込み動作又は
１つの書込み動作を伴う７つの読取り動作が可能とな
る。換言すれば、読取り又は書込み動作の任意の組合せ
が第１の７つのポートでなされるが、第８のポートは書
込み専用である。加えて、マシンが、データ伝送のため
にマシンサイクルの終わり以前の、ある時期（Ｄ）にデ
ータ・アウトが有効であることを要求するならば、読取
りポートの幾つかは、失われることがある。

【００２７】図５に、次のサイクルとオーバラップする
伝送があるとみなされるので、Ｄは０に等しい。より一
般的に、Ｋがマシン・サイクル・タイムとオンチップ・
サイクル・タイムとの比であり、Ｌがオンチップ・アク
セス・タイムとサイクル・タイムとの比であり、Ｄがデ
ータ伝送のためにマシンサイクルの終わり以前に必要と
される遅延のチップサイクルの数であるならば、読取り
及び書込みの両方のために使用可能なＮ個のポートが、
存在しうる。ここで、Ｎ＝Ｋ−（Ｌ−１）−Ｄであり、
加えて、書込みＫ−Ｎ個の専用ポートが存在しうる。全
ての場合、ＮとＫは、最も近い整数に切り捨てられる。

【００２８】タイミングの記載から明白である通り、第
１のアクセスの性能低下なしに高速のサイクル時間を得
るためのＲＡＭの内部のパイプライン化は、広いマルチ
ポート機能をエミュレートするのに重要である。ＲＡＭ
をパイプライン化する方法は、上述の米国特許第４、８
３５、６７７号に記載されている。それは、各マクロの
入力でトリガされた、自己リセットするタイミングを利
用する。局所化されたプリチャージの実例は、ビー．エ
ー．チャペル他によってＩＢＭ技術開示公報、第３０
巻、第７号、１９８７年１２月の表題”自己刻時された
（セルフタイミングが取られる）パルスワード・ライン
（Ｓｅｌｆ−ＴｉｍｅｄＰｕｌｓｅｄＷｏｒｄｌｉｎ
ｅ）”という出版物に記載される。この方法によれば、
アレイは、サブアレイに大きく分割され、これらのサブ
アレイの各々もまた、入力でトリガされ自己リセットす
る。換言すれば、サブアレイ又はその他のマクロを選択
するパルスのリーディングエッジ（先端）は、サブアレ
イをアクティブ状態へ変化させ、その後プリチャージが
サブアレイ又はマクロに対して内部の信号によって初期
化される。全てのマクロ入力回路は選択パルスのバック
エッジ（後端）に反応しない。サブアレイは最も大きな
分割できないマクロであるので、アレイ外部の他のマク
ロは、各々におけるサイクル時間がサブアレイをサイク
ルするのに必要とされるサイクル時間より小となるのに
十分な少ない数のステージで作られる。良好に平衡化さ
れた高速ＳＲＡＭ設計において、サブアレイのサイクル
時間、即ち、チップのサイクル時間は、全読取りアクセ
ス時間の約１／２に等しい。

【００２９】ＶＭＰＲＡＭの主要な特徴は、米国特許第
４、８４５、６７７号に開示された単一ポートのパイプ
ライン化されたＲＡＭのサイクル時間とアクセス時間
が、マルチポート機能に必要とされた付属物によって特
には劣化されないことである。第１のアクセス用のパス
は基本的に変わらず、追加のポートに入力をラッチし次
のサイクルの自動的な生成のためにセットアップするの
に中庸程度の付加的設備が必要とされるだけである。次
のアクセスのリリース（解放）のためのタイミングは、
サブアレイから取り出した信号をアドレス・ラッチ回路
へ行く共通線上へ導くことによって生成される。全ての
アドレス入力及びデータ入力とデータ出力は、同一タイ
プのラッチ回路を有する。第１のオンチップサイクルの
間、全ての入力ラッチ回路は、それぞれの自分のサイク
ルが到来したときに入力の状態をリリースするようにシ
グナルされるまで、入力の状態を記憶するように設定さ
れる。入力ラッチ回路の出力は、アドレス及びデータ・
イン・バス用のドライバに与えられる。次のサイクルを
リリースするためのイネーブル、つまりセットアップ・
ネクストは、上流に隣接するラッチが現行のサイクルの
間にその内容をドライバに与えたときに発生され、この
セットアップ・ネクスト信号が次のラッチをイネーブル
する。また、データ・アウト・バッファは、次の適切な
チップサイクルによって書き込まれるまで、前の読取り
状態を記憶するラッチを含む。

【００３０】本発明の好適実施例による特定のＶＭＰＲ
ＡＭ構造は、図６のブロック線図に示される。ＶＭＰＲ
ＡＭのこのバージョンは上述のＶＬＩＷマシンに具体的
用途を有するほか、その他のマシン用途も有する。図６
に示される通り、チップセレクト（ＣＳ）信号は、オン
チップクロック（ＣＬＫ）１４へ接続されたＣＳ入力端
子１２に加えられる。クロック出力は、それぞれ、アド
レス信号及びデータ入力信号のためにクロック信号を供
給するクロック・ドライバ増幅器１６と１８に供給され
る。アドレス信号は、ここでＡ₁乃至Ａ_Nとして指定され
た複数のアドレス端子２２、２４、２６、及び２８に加
えられる。これらのアドレス端子２２、２４、２６、及
び２８は、それぞれ、対応するアドレス・バッファ３
２、３４、３６、及び３８に接続される。同様に、デー
タ・イン信号は、ここでＤＩ₁乃至ＤＩ_Nとして指定され
た複数のデータ・イン端子４２、４４、４６、及び４８
に加えられる。これらのデータ・イン端子４２、４４、
４６、及び４８は、それぞれ、対応するデータ・イン・
バッファ５２、５４、５６、及び５８に接続される。ア
ドレス・バッファ３２は、アドレス・バス３３のアドレ
ス・バス・ドライバ２９に直接接続されるが、アドレス
・バッファ３４、３６及び３８は、それぞれ、アドレス
・ラッチ３５、３７、３９を介してアドレス・バス・ド
ライバ３０に接続される。同様に、データ・イン・バッ
ファ５２は、データ・イン・バス５３のデータ・イン・
バス・ドライバ４９に直接接続されるが、データ・イン
・バッファ５４、５６及び５８は、それぞれ、データ・
イン・ラッチ５５、５７、５９を介してデータ・イン・
バス・ドライバ５０に接続される。

【００３１】アドレス・バス３３とデータ・イン・バス
５３は、サブアレイ６０に入力を与える。より詳細に
は、アドレス・バス３３は、デコーダ／ドライバ６１に
出力を与え、このデコーダ／ドライバ６１は、今度は、
サブアレイ６０にセレクト信号を供給する。データ・イ
ン・バス５３は、サブアレイの書込み入力にデータを供
給する。サブアレイの出力は、データ・アウト・バス６
３及びそこから複数のオフチップ・ドライバ（ＯＣＤ）
６２、６４、６６、及び６８に供給される。一方、これ
らのＯＣＤ６２乃至６８は、今度は、ここで端子ＤＯ₁
からＤＯ_Nとしてそれぞれ指定された、データ・アウト
端子７２、７４、７６、及び７８に接続される。

【００３２】図６に示されたＶＭＰＲＡＭの好適実施例
のブロック線図において、ボックス（箱）の深さは、同
じ態様で相互接続されるこの回路のコピーがあることを
意味している。例えば、１個のクロック１４があるが、
アドレスポートＡ₁乃至Ａ_Nの各々用のアドレス・バッフ
ァ３２、３４、３６、及び３８のセットは各アドレスビ
ットのためのラッチ３５、３７及び３９を経てアドレス
・バス３３のための２つのアドレス・バス・ドライバの
内の１つに接続される。矢印は、信号の接続を指示し、
４つのタイプの信号パスが示される。ラッチからバスま
で等の実線は、読取り又は書込み動作のためにセルを選
択し、かつ、記憶された状態をデータ・アウト・ポート
へ導くアクセスパスである。ラッチの出力からラッチに
戻る等の、点線は、次のアクセスまで待機のためにマク
ロを初期状態に復帰するリセットパスである。このリセ
ットパスは、マクロの出力のパルス幅を制御する。バス
３３、５３及び６３の各々の出力は、バスの各々にリセ
ットを行うサイクル回路８１、８２及び８３にそれぞれ
供給される。ラッチからラッチへ延出する点線は、マク
ロを次のリリース入力に応答させうるセットアップ・ネ
クスト・サイクルであり、これは１つのラッチがその内
容をドライバに転送することによりその役割を終えたと
きに次のラッチを次のサイクルで動作させるため次のラ
ッチを条件づける。最後に、サブアレイ６０から延出し
てラッチ３５、３７及び３９に戻る２点鎖線は、記憶さ
れたマクロ状態の駆動を次のマクロへトリガするリリー
ス・ネクスト・サイクル・パスである。

【００３３】前者の２信号タイプ（即ち、アクセスとリ
セット信号）は単一ポートのパイプライン化されたＲＡ
Ｍに必要とされるものであるが、後者の２つ（即ち、セ
ットアップネクストとリリースネクスト信号）はマルチ
サイクリングマルチポート機能のために必要である。オ
フチップ・ドライバ（ＯＣＤ）及びこれと対応付けられ
たラッチに先立って、全てのオンチップ信号は、各チッ
プサイクル毎にパルス化される。全てのマクロ入力は、
４つのパスの任意の入力信号のリーディングエッジのみ
に応答するように設計される。

【００３４】端子１２に印加されるＣＳ入力（チップセ
レクト又はシステムクロック）の立ち上がりが検出され
ＣＬＫマクロによりオンチップ駆動のために増幅される
ことによってアクセスが開始される。ついで、ＣＬＫ出
力は、Ａ₁ポート２２用にアドレス・バッファを設定す
るために使用される。全ての他のチップ入力バッファと
同様に、アドレス・バッファ３２は、入力状態を検出
し、ＣＬＫ入力のリーディングエッジに応答して真及び
補数のオンチップレベルへ変換する。第１のアドレスポ
ートＡ₁用のバッファは、専用のアドレス・バス・ドラ
イバ２９を有する。その他のバッファ出力は、第２のア
ドレス・ドライバ３０に与えられる。

【００３５】第１のアクセスをトリガすることに加え
て、（ＣＳ入力エッジから生成された）オンチップクロ
ックは、適切な駆動により全ての他のアドレス入力、デ
ータ入力、（書込みイネーブル等の）あらゆる他の入力
ポートのバッファとその後のラッチをもまたトリガする
ために増幅される。加えて、更に記載される通り、この
クロックパルスは、セットアップファースト”回路８４
でバッファされて第１のポート用のデータ・アウト・ド
ライバ回路のセットアップを信号し、適切なデータ・ア
ウト・バス・パルスによって送られた状態をオフチップ
でラッチし、かつ、駆動する。クロックを回路８４でバ
ッファすることは第１のオンチップサイクルと並列に行
われるので、オンチップクロックの増幅のために十分な
遅延を使用することができ、このためこのクリティカル
信号に加えられるロードが極めて小さく保たれうる。

【００３６】ポートＡ₂乃至Ａ_N及びＤＩ₂乃至ＤＩ_Nのア
ドレス・バッファとデータ・イン・バッファの状態は、
ラッチマクロ中に記憶されるが、各ラッチマクロの出力
は、隣接するラッチからセットアップネクスト信号が送
られ、ついで共通のリリース・ネクスト信号が送られる
までは、ドライバに転送されない。全てのラッチ・マク
ロについて同様にいえることであるが、アドレス・ラッ
チ・マクロがセットアップ・ネクスト及びリリース・ネ
クスト信号により条件づけられると、その自己内蔵のタ
イミング回路に信号を送り、十分なパルス幅の間適切な
固有遅延でマクロをリセットし、かつ、プリチャージし
て、後続する次のラッチ・マクロをイネーブルする。同
様に、アドレス・バスは、プリチャージ・ドライバを有
する専用の”サイクル”回路を有し、かつ、回路を次の
サイクル用に準備させ、又は、チップが待機に復帰する
場合に、プリチャージされた状態に保持する。もちろ
ん、実際にマルチアドレス・バスがあり、各々は、サブ
アレイ、ワード・ライン、及びビット・ラインを選択す
る。ビット幅と遅延は、各バスで異なるが、対応付けら
れた回路は、類似である。各々は、第１のサイクル用の
パスに対して専用のドライバとそれ自体のサイクル回路
の他、他のアドレス・ポート・パス共用のドライバを有
する。最も遅いアドレス・バス・パス（通常は、ワード
・ライン・アドレス・ライン）のみは、”リリース・ネ
クスト・データ・イン”信号を生成するように接続され
る。

【００３７】２個のドライバと１個のプリチャージ回路
だけを各アドレス・バスに接続することは単一ポートバ
ージョンとほぼ同程度にバスロードを保つが、アクセス
パス用の駆動は、単一ポートバージョン用のものと同一
である。従って、付け加えられたマルチポート機能は、
米国特許第４、８４５、６７７号に記載された単一ポー
トＳＲＡＭ又は従来のＳＲＡＭに対して目立った遅延の
増加なくして実施されうる。

【００３８】高速アクセスとピーク電流最小化のための
多くの最新式単一ポートＲＡＭ設計において用いられる
のと同一の広範囲にわたるアレイ分割は、ＶＭＰＲＡＭ
におけるのと同一の理由から用いられる。サブアレイの
寸法は、センシングとデータ・アウト・バス遅延間のト
レードオフ（兼ね合い）によって決定される。アレイの
より多い細分化により、ビット・ラインキャパシタンス
がより小さくなるが、データ・アウト・バス上のキャパ
シタンスはより大きくなる。図２、３に図示された２５
６Ｋ設計において、３２個のサブアレイは、６４ビット
・ライン対による１２８行で成り、各サブアレイにおい
て１６のセンス増幅器を有する。３２個の、１６ビット
サブアレイ出力は、出力回路中へ供給されるデータ・ア
ウト・バスに接続される。このサブアレイ分割は、サイ
クル時間の２倍にほぼ等しいアクセス時間をつくる遅延
の平衡をもたらす。従来のＳＲＡＭと同一の理由から、
ＣＭＯＳシックス（６−）デバイス記憶セルは、読取り
と書込み速度と安定性の最も良い組合せを得るためには
ＶＭＰＲＡＭ用に好適である。従って、ＶＭＰＲＡＭ用
のサブアレイ設計は、単一ポートＳＲＡＭ用のそれとほ
ぼ同一であり、かつ、類似の遅延と密度特性を有する。

【００３９】以前に述べられた通り、サブアレイタイミ
ングは、全て自己内蔵型であり、また、このタイミング
チェーンは、”リリースネクストアドレス”信号を発生
するために用いられる。図７の波形は、サブアレイ及び
サブアレイを一緒に配線するバスの自己刻時されたサイ
クルを図示する。ＣＬＫＩは、入力記憶装置の設定をト
リガする信号であり、入力ポートデータをラッチし、ま
た第１のポート情報をアドレス及びデータ・イン・バス
に与える。ＣＬＫＩ信号は、各マシンサイクルに１回パ
ルスを発生する。アドレス・バスは、ワード、ビット及
びサブアレイのセレクト大域（グローバル）デコーダへ
第１のポート用の入力アドレス状態の真と補数を伝送す
る。その代わりとして、アドレスは、デコーダに与えら
れる前に、部分的に予めデコードされてもよい。最高速
のためには、アドレス・バスは、高くプリチャージさ
れ、かつ、選択的に放電されることが好ましい。自己刻
時された（セルフタイミングが取られた）パルス幅は、
各アドレスライン用の専用のプリチャージ・ブロックに
よって与えられる（参照図６）。アドレス・バスが、す
べてのラインが高レベルの状態から選択されたラインが
放電された状態に移行すると、大域のデコーダがトリガ
される。この大域のデコーダは、更にデコードを行い、
かつ、ワード・ライン、ビットスイッチ及びサブアレイ
のセレクト信号をサブアレイの全て又は幾つかに駆動す
る。また、これらのデコーダブロックは、（例えば、図
７に示された通り、低い）妥当な範囲内でアドレス・バ
スのパルス幅に非感知性であるパルス幅を以て大域のセ
レクトラインを非選択状態にリセットする専用のプリチ
ャージ回路を有する。

【００４０】（図６の）各サブアレイ中に含まれる局所
のセレクト回路の入力において適切な大域のセレクト信
号が変化すると、局所のセレクトラインの駆動がトリガ
され、セル状態の読取り、書込み及び感知をもたらす。
例えば、選択されたビット・ライン・プリチャージは、
オフされ、選択されたビットスイッチがオンされ、選択
されたワード・ラインが高レベルに駆動され、また、選
択されたセルは、取り付けられたビット・ラインの放電
を始める。ビット・ライン状態を増幅し、かつ、ラッチ
するべき適切なセンス増幅器の設定は、これらの選択信
号、又は、整合された”ダミー信号”からタイミングが
取らされる。センス増幅器の設定は、以前に選択された
サブアレイ用の局所のセレクトパルスの終わりとビット
・ライン・プリチャージの始まりをトリガする。大域の
セレクトデコーダと類似して、局所のセレクト回路も、
妥当な範囲内でアドレス・バスのパルス幅に非感知であ
る自己刻時されたパルス幅を有するよう設計される。一
方、選択されたセンス増幅器状態は、データ・アウト・
ドライバに近いデータ・アウト・ラッチへ全て又は幾つ
かのサブアレイを接続するデータ・アウト・バス上に駆
動される。アドレス・バスと同様に、データ・アウト・
バスラインは、バス・パルス幅を決定する専用のプリチ
ャージ回路を有する。

【００４１】センス増幅器設定をトリガするために使用
されるのと同一のタイミングもまた増幅されてリリース
ネクスト信号バスを駆動し、これはマルチポート用のア
ドレスとデータ・イン状態を記憶するブロックにフィー
ドバックされる。”リリースネクスト”信号の変化は、
選択された状態へのアドレスとデータ・イン・バスの駆
動となり、それによって、新しい内部のＶＭＰＲＡＭサ
イクルを始める。アドレス・バス及びデータ・バスと同
様に、この信号は、多くの又は全てのサブアレイに対し
て共通であり、かつ、自己刻時されたパルス幅用の専用
のプリチャージ回路を有する。ロードを制御するため
に、”リリースネクスト”信号は、データ・イン回路を
駆動する増幅器によってバッファされうる。この増幅の
ために加えられる遅延は、局所のアレイ選択とデータ・
イン・バス・パルス間の適切な同期のために具体的用途
に応じて調整されうる。

【００４２】データ・アウト周辺システムのサイクルタ
イミングは、データ・アウト・バスのパルス発生が”リ
リースネクスト”タイミングを直接与えることを除い
て、アドレスとデータ・イン回路について述べられたタ
イミングに類似する。換言すれば、データ・アウト・バ
ス変化は、対応する状態へスイッチするために以前の”
セットアップ”ラッチをトリガし、この対応する状態
は、ついで、オフチップドライブに好適なように増幅さ
れる。（ＶＭＰＲＡＭは、個別のチップとして記載され
るが、それもまた、標準のＲＡＭ機能でよく行われるの
と同様に論理回路と共にチップ上に集積されたマクロで
あってもよい。）第１のポート用のデータ・アウト回路
は、バッファされたオンチップクロック信号によってト
リガされた”セットアップファースト”論理によってイ
ネーブルされる。第１のポート回路が変化する場合、そ
れは、次のラッチ回路がその後のデータ・アウト・バス
・パルスに応答できるようにセットアップ信号を出力す
る。ラッチ・アフターセットアップとジェネレートネク
ストセットアップの場合と同じ手順が、ＤＯ₂乃至ＤＯ_N
のラッチに対して続けられる。最大のデータウィンドウ
を与えるために、ラッチは、次のデータによって置き換
えられるまで、以前のデータの状態を保持する。その代
わり、より小さなウィンドウでのより速い動作のため
に、第１のデータがデータ・アウト・バス上に現れる前
に、チップセレクトに続いて遅延されたＣＬＫ信号がＯ
ＣＤラッチを全てリセットするために使用されてもよ
い。いずれの場合も、このデータウィンドウ／遅延の兼
ね合いは、単一ポートＲＡＭの場合よりもＶＭＰＲＡＭ
にとって悪いわけではない。

【００４３】アドレス・パスとデータ・アウト・パスと
同様に、データ・イン・パスは、第１のオンチップサイ
クルについては単一ポートＲＡＭ用と同一であり、後続
サイクルによりセットアップされ、かつその後のサイク
ルでリリースされる。アドレス・パスの場合と同様に、
データ・イン状態は、ラッチ中に記憶され、かつ、デー
タ・イン・バス・ドライバ入力に与えられる。データ・
イン・パスは、各ポート用の書込みイネーブル入力によ
ってイネーブルされる場合のみに、駆動される。単一ポ
ートの場合と同様に、サブアレイ動作は、読取り、或い
は、書込み動作のいずれかについては同じである。真と
補数のデータ・イン・バスの１脚の放電のみが、読取り
と書込みとを区別する。アドレス・リリースとデータ・
イン・リリースとの同期が要求される。しかしながら、
次のデータ・インのリリースは、リリース・ネクスト・
アドレス・ラインのロードによりトリガされるのではな
く、アドレス・ライン・バス状態の変化によりトリガさ
れうる。アドレスとデータ・アウト・バスの場合と同様
に、データ・イン・バスは、パルス幅を決定する専用の
サイクル回路を有する。

【００４４】入力又は出力状態を記憶するのに使用され
るラッチは、相互結合されたトランジスタ又はプリチャ
ージされたコンデンサ等の、あらゆる標準記憶装置で実
施される。なぜならば、記憶が限定された期間のみに要
求されるからである。いずれの場合も、記憶装置は、パ
ワーオンでノンセットアップ状態を確実にするべき初期
化装置を備えることを必要とする。図６の好適実施例の
ために用いられた特定の回路は、スタティックロードの
初期化を備えるフリップ−フロップ・ラッチから成る。
加えて、回路は、アドレス・バッファが高速サイクル時
間用のラッチ回路に独立してサイクルするように、２位
相ラッチを含むが、このことは、他の用途には必要とさ
れない。

【００４５】従って、図１によって指示されるより一般
的な機能は、図６と７により詳細に図示される。記載さ
れたタイミングは、１サイクルの間に多くのポートをサ
ービスするために高速アレイアクセスとサイクル回数の
両方を与える。このタイミングとバス設計は、従来の高
速単一ポートＲＡＭに対してアレイ、デコーダ又はバス
領域の目立った増加を要求しない。開示されたマルチサ
イクル設計に固有であるのは、自動的なポート優先権の
実施であり、並列プロセッサを支援するために使用され
た従来のマルチポート又はマルチコピーメモリ中の競合
を取り扱うのに必要とされる大規模な回路を不必要にす
る。

【００４６】図６と７によって記載された特定の実施例
の変更例が多く存在する。重要な変更例は、図８によっ
て記載された構造において示される。この実施例は、ポ
ートの順序付けが”ＳＱ”入力８５によってプログラム
されることを除いて、以前に記載された実施例に類似す
る。（図６と７にあるのと同一であるアレイから得られ
た）初期のクロック入力とその後の”リリースネクス
ト”信号は、ＳＱアドレス論理８６によって切り替えら
れ、ＳＱビットによって指定された順序でアドレス・バ
ス上へのポートアドレスの駆動をトリガする。ＳＱビッ
トは、これらの入力と出力状態の適切な順序付けのため
のデータ・インＳＱ論理８７とデータ・アウトＳＱ論理
８８にもまた与えられる。全ての３システム用の第１の
サイクルは、各システム用のＳＱブロックに分配された
クロック信号によって掛けられる。図８の場合、図６の
データ・インシステム用のリリースネクストタイミング
は、アドレスシステムからの緩衝されたリリース信号で
ある。データ・アウトシステムもまた、固定された順序
付けの場合に、データ・アウト・バスの変化が以前にセ
ットアップされたデータ・アウト・ラッチの状態切り替
えをトリガする点において固定された順序付けの例と同
一である。図８のデータ・アウトシステムと異なるもの
は、セットアップネクスト信号が、データ・アウト・バ
スのサイクリングによって次のセットアップ信号を送信
するようトリガされるＳＱ論理８８によって決定される
ことである。セットアップネクスト信号のこの同様な分
配は、図６の固定された順序付けの場合について示され
る通り、共通のリリース信号で、アドレスとデータ・イ
ン・ラッチ・システムに使用されてもよい。図６の固定
された順序の場合と図８のプログラマブルな順序付けの
場合とのもう１つの変更は、第１又はそれ以上のポート
をハードワイヤ結線し、残りのポートがＳＱ論理によっ
て順序付けられるようにすることである。ハードワイヤ
結線の第１のポートで、第１のアクセスは、図６の場合
と同様に、最も高速の第１のアクセス時間（即ち、最小
のパイプ待ち時間）の間バス用の専用のドライバによ
り、クロック入力によって直接トリガされてもよい。ま
た、ＳＱ論理は、単純に多重化されてもよく、より複雑
な機能であっても良いことに留意されたい。例えば、ポ
ートの順序付けは、以前又はこれからのアドレス、又は
書込みイネーブル又は他の入力状態、さらに又は以前の
読取りデータによって決定されてもよい。

【００４７】記載された実施例への多くの変更は、当業
者にとって明白である。例えば、標準記憶装置は、好適
実施例において、６−デバイスＣＭＯＳセルであるが、
いかなる装置がＶＭＰＲＡＭ中のアレイ用に使用されて
もよい。６−デバイスＣＭＯＳサブアレイセルは、高速
の書込み時間に適している。内部のノードは、内部のセ
ル・ラッチが状態を切り替えるまで、小さなアクセスデ
バイスを介して放電されることが必要なだけである。つ
いで、ラッチは、記憶された高い電圧及び低い電圧に対
し電源レベルを迅速に落ちつかせる。フォー（４−）デ
バイスセル、ポリロードセル、又はＤＲＡＭセルにおい
て、セル中にアクティブプルアップデバイスはない。内
部の高電圧は、より遅いソース−フォロアモードでアク
セスデバイスを介して充電される。更に、ＣＭＯＳセル
は、記憶された大きな電圧、アクティブプルアップ電
流、及び基板からの電荷収集の低効率のために、比較的
低いアルファ誘因ソフトエラー率（ＳＥＲ）を有する。
ＶＭＰＲＡＭが極めて有益でありうるキャッシュ機能に
おいては、極めて低いＳＥＲが、通常要求される。それ
にもかかわらず、ＶＭＰＲＡＭは、これらのより遅いセ
ルで製造されうる。

【００４８】記載された実施例への代わりのもう１つの
実例として、オンチップデータ・アウト・ラッチの付加
的なレベルは、読取り／書込みポートの数を最大にする
ために使用されうる。１マシンサイクル待ち時間のコス
トで、オンチップデータ・アウト・ラッチは、インター
チップ伝送を次のサイクル中へプッシュするために使用
されうる。換言すれば、ラッチの第１のレベルは、現在
のサイクルの間にデータ読取りを収集し、それは、つい
で、ラッチの第２のレベルへリリースされ、かつ、次の
マシンクロックエッジでオフチップに駆動される。この
場合、オンチップ読取りアクセス時間は、データ・アウ
ト駆動時間によって減少される。上記の等式（１）に関
して、データ・アウト・ラッチは、Ｄを０に等しくする
と共に、Ｌを減少させ、それによってＮを増加させる。
従って、オンチップ・データ・ラッチは、従来の設計と
同一の理由から有益であるが、より大きな数の読取り／
書込みポートを与えるためにＶＭＰＲＡＭにおいて付加
的な手段を有してもよい。

【００４９】付加的なデコードと共にデータ・アウト・
ラッチもまた、キャッシュの動作のためのレイトセレク
ト（遅延セレクト）を与えるために使用されうる。遅延
セレクトアドレスは、次のチップセレクトと、ついでそ
れらのデコード次第で行なわれるデータ・アウト駆動の
リリースで、クロックインされうる。もう１つの選択
は、遅延セレクトアドレスポートをマシンサイクル中の
ビットの到着と非同期にさせ、マシンサイクルの端部に
あるデータ・アウトポート状態は、そのサイクル中に受
信されたアドレスに対応する。この場合、遅延セレクト
デコード回路は、データ・アウトピン・ドライバ用のラ
ッチの前に、配置される。

【００５０】ＶＭＰＲＡＭの好適実施例は、全てのＩ／
Ｏビット用の専用のピンを有するのに十分大きいＩ／Ｏ
パッケージ能力を呈する。同一のパッケージがＣＰＵチ
ップとＶＭＰＲＡＭチップの両方に使用されるならば、
ＣＰＵ用に要求された大きなＩ／Ｏもまた、ＶＭＰＲＡ
Ｍに対して使用可能である。しかしながら、必要なら
ば、ピンの数を削減するための多くの変更が、ＶＭＰＲ
ＡＭのために可能である。例えば、ポートの幾つかの時
分割多重化のためのタイミング信号（”ハンドシェー
ク”信号）の付加で、ピンの数は、単一ポートＲＡＭ用
のそれに近づくように削減されることができる。これが
どの程度可能であるかということは、インターチップネ
ット設計の速度ポテンシャルに依る。インターチップサ
イクルがオンチップサイクルにおけるのと同じくらいの
高速であるならば、直列のポートを有するＶＭＰＲＡＭ
は、単一ポートの場合まで悪化する。通常、このような
ことは生じないが、インターチップの周波数は、しばし
ばＣＰＵのサイクル率の２倍であり、ＶＭＰＲＡＭポー
トのピンの数を半分にすることが可能となる。

【００５１】もう１つの実例として、タイミングがデー
タ・アウトウィンドウのためのシステムの必要条件と整
合されうるならば、ＶＭＰＲＡＭのオンチップ・ラッチ
は、データ・インとデータ・アウトに同一のピンを共用
させうる。好適実施例のために記載された回路で、デー
タ・インホールド時間の必要条件は、マシンサイクル時
間のある部分の間に何らかのデータ・アウト状態がそれ
らの同一ピン上に現れることを許容のに十分なだけ小さ
い。もちろん、Ｉ／Ｏピンの共用は、切替え可能な終了
又はインタフェース設計の諸元に合った何らかの別の適
応を必要とすることもある。

【００５２】ＤＲＡＭセル、又は、復元又はより長い書
込み時間を必要とするあらゆる他のセル用のパイプライ
ンが、単一ポートの場合について示された。これらの技
術は、好適な６−デバイスＣＭＯＳセルの場合について
記載されたのと同じＶＭＰＲＡＭ構造とタイミングアプ
ローチで使用されてもよい。回路は、順次のアドレス間
の比較を実行するために加えられ、復元のために十分な
時間が経過するまで、同一のサブアレイがアクセスされ
ないことを確実にする必要がある。比較が矛盾を指示す
る場合に、単一ポートの場合と同様に待機状態信号が、
システムに送信される必要がある。その代わり、アドレ
スの比較に基づいてポートの順序付けを動的に命令し
て、同一のサブアレイを過度に頻繁にアクセスすること
を避けるためにオンチップクロスポイントスイッチが付
加されても良い。この付加された機能で、待機状態に出
会う頻度は、アドレスポートの数によって削減されるこ
とができる。６−デバイスＣＭＯＳセルについて言え
ば、より遅いＤＲＡＭに適応するるために付加された複
雑性は、よりずっと高いセル密度が重要であり、また、
ＳＥＲの増加が容認されうるような場合には採用するに
値するであろう。

【００５３】本発明が好適実施例の用語において記載さ
れた一方、当業者は、本発明が前記請求項の精神と範囲
内で修正を使用して実施されうることを認めよう。

【図面の簡単な説明】

【図１】本発明に従う仮想のマルチポートＲＡＭの高レ
ベルブロック線図である。

【図２】複数のサブアレイに区分された２５６Ｋ半導体
メモリチップの略式図である。

【図３】複数のサブアレイに区分された２５６Ｋ半導体
メモリチップの略式図である。

【図４】局所のプリチャージ／リセット技術とブロック
アドレス回路の両方を含む半導体メモリチップの単純化
された描写の略式図である。

【図５】本発明に従う仮想のマルチポートＲＡＭ内部の
わずかなキー信号に対して仮想のマルチポートＲＡＭへ
の入力と出力のマルチポート、マルチサイクリングを図
示するタイミング線図である。

【図６】本発明に従う仮想のマルチポートＲＡＭの好適
実施例の構造を詳細に示すブロック線図であり、かつ、
仮想のマルチポートＲＡＭのサブアレイとバスのセルフ
タイミングが取られたサイクリングのためにキータイミ
ング路をもまた図示する。

【図７】図６に示された好適実施例のサブアレイタイミ
ングを示すタイミング線図である。

【図８】プログラマブルな順序付けポートで仮想のマル
チポートＲＡＭの構造を示すブロック線図である。

【符号の説明】

１０仮想のマルチポートＲＡＭ１２チップセレクト入力端子１４オンチップクロック１６、１８クロック・ドライバ増幅器２２、２４、２６、２８アドレス端子２９アドレス・バス・ドライバ３０アドレス・ドライバ３２、３４、３６、３８アドレス・バッファ３３アドレスバス３５、３７、３９アドレス・ラッチ４２、４４、４６、４８データ・イン端子５２、５４、５６、５８データ・イン・バッファ５３データ・イン・バス５５、５７、５９データ・イン・ラッチ６０サブアレイ６１デコーダ／ドライバ６２、６４、６６、６８オフチップ・ドライバ６３データ・アウトバス７２、７４、７６、７８データ・アウト端子８１、８２、８３サイクル回路８４ ”セットアップファースト”回路８５ＳＱ入力８６ＳＱアドレス論理８７データ・インＳＱ論理８８データ・アウトＳＱ論理

───────────────────────────────────────────────────── フロントページの続き (72)発明者テリーアイヴァンチャッペルアメリカ合衆国10501、ニューヨークー州アマウォーク、アデレコート、アールエフディー（番地なし) (72)発明者マハムトケマルエブシオグルアメリカ合衆国10589、ニューヨーク州サマーズ、クリスタルドライヴ 38 (72)発明者スタンレイエヴェレットシュスターアメリカ合衆国10527、ニューヨーク州グラニテスプリングス、リチャードサマーズロード（番地なし) (56)参考文献特開昭63−75867（ＪＰ，Ａ) 特開平１−134785（ＪＰ，Ａ) 実開平２−73258（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】単一ポート・スタティックＲＡＭセルの
アレイとして半導体チップ中に構成されたＲＡＭ構造で
あって、前記アレイが複数のサブアレイに分割されてい
るものにおいて、サブアレイ内のＲＡＭセルが書込みま
たは読取りを完了したときリリース・ネクスト・アドレ
ス信号を発生するための前記サブアレイ内の手段と、チ
ップ・セレクト信号に応答して前記サブアレイに対する
第１のアクセスを開始するトリガ信号を発生するための
オン・チップ・クロック回路と、前記トリガ信号に応答
して１または複数のアドレスを受け取ってこれを一時的
に貯蔵する複数のアドレス・バッファに接続された複数
のアドレス・ラインと、前記アドレス・バッファの内対
応するものから出力を受け取るように接続された複数の
アドレス・ラッチと、前記リリース・ネクスト・アドレ
ス信号及び前記トリガ信号に応答して前記アドレス・ラ
ッチにセットアップ・ネクスト信号を相次いで与えるた
めの第１回路手段と、前記サブアレイからのリリース・
ネクスト・アドレス信号に応答し、前記第１回路手段に
よりセットアップ・ネクスト信号を与えられたアドレス
・ラッチからアドレス信号出力を受け取るように接続さ
れたアドレス・バス・ドライバであって、アドレス・バ
スにアドレス信号を与えるものと、前記アドレス・バス
からアドレス信号を受け取り、サブアレイ・セレクト信
号、ワードライン信号及びビットライン信号を前記サブ
アレイに与えるように接続された自己リセット型のデコ
ーダ及びドライバ回路手段と、前記トリガ信号に応答し
て１または複数のデータ入力を受け取ってこれを一時的
に貯蔵する複数のデータ・イン・バッファに接続された
複数のデータ入力ラインと、前記データ・イン・バッフ
ァの内対応するものから出力を受け取るように接続され
た複数のデータ・イン・ラッチと、前記トリガ信号に応
答して前記データ・イン・ラッチにセットアップ・ネク
スト信号を相次いで与え、且つ前記リリース・ネクスト
・アドレス信号から生じるリリース・ネクスト・データ
・イン信号を受け取る第２回路手段と、前記リリース・
ネクスト・データ・イン信号に応答し、前記第２回路手
段によりセットアップ・ネクスト信号を与えられたデー
タ・イン・ラッチからデータ・イン信号出力を受け取る
ように接続され、サブアレイの書込み入力に接続された
データ・イン・バスにデータ・イン信号を与えるデータ
・イン・バス・ドライバと、複数のデータ出力ラインの
内の対応するものに接続され、ＲＡＭセルから読み取ら
れたデータを出力するサブアレイ内の複数の感知増幅器
と、前記サブアレイから読み取られたデータを受け取る
ため前記データ出力ラインに接続されたデータ・アウト
・バスと、前記データ・アウト・バス上のデータ出力を
受け取るように接続された複数のデータ・アウト・ラッ
チであって、該ラッチがデータ・アウト信号を出力した
ときにラッチをリセットする自己リセット型回路手段を
有するものと、前記トリガ信号に応答して前記データ・
アウト・ラッチにセットアップ・ネクスト信号を相次い
で与えるための第３回路手段と、前記第３回路手段から
セットアップ・ネクスト信号を与えられた前記データ・
アウト・ラッチの内の対応するものから出力を受け取る
ように各々接続された複数のオフ・チップ・ドライバ回
路と、から成る仮想マルチポートＲＡＭ構造。
【請求項２】前記複数のアドレス・ラッチの各々及び
前記複数のデータ・イン・ラッチの各々は、ラッチがア
ドレス信号またはデータ・イン信号をそれぞれ出力した
ときに該ラッチをリセットする自己リセット型の回路手
段を有して成る請求項１記載の仮想マルチポートＲＡＭ
構造。
【請求項３】前記アドレス・ラッチのすべてが前記リ
リース・ネクスト・アドレス信号に応答するように前記
第１の回路手段は前記複数のアドレス・ラッチに含まれ
ており、前記第１回路手段はラッチが前記アドレス・バ
ス・ドライバにアドレス信号を与えたとき後続のアドレ
ス・ラッチに前記セットアップ・ネクスト信号を与え、
前記データ・イン・ラッチのすべてが前記リリース・ネ
クスト・データ・イン信号に応答するように前記第２の
回路手段は前記複数のデータ・イン・ラッチに含まれて
おり、前記第２回路手段はラッチが前記データ・イン・
バス・ドライバにデータ・イン信号を与えたとき後続の
データ・イン・ラッチに前記セットアップ・ネクスト信
号を与え、前記第３の回路手段は前記データ・アウト・
ラッチに含まれており、前記第３回路手段はラッチがデ
ータ・アウト信号を与えたとき後続のデータ・アウト・
ラッチに前記セットアップ・ネクスト信号を与えること
を特徴とする請求項１の仮想マルチポートＲＡＭ構造。
【請求項４】順序を定義する順序ビットを受け取るた
めの順序データ入力手段を更に有し、前記第１回路手段
は前記オンチップ・クロック回路に接続されかつ前記ト
リガ信号及び前記リリース・ネクスト・アドレス信号に
応答し、前記第１回路手段は、前記順序ビットを受け取
り、ラッチが前記アドレス・バス・ドライバにアドレス
信号を与えたときに前記順序に従ってアドレス・ラッチ
に前記セットアップ・ネクスト信号を与えるアドレス順
序論理手段を更に有し、前記第２回路手段は前記トリガ
信号及び前記ネクスト・データ・イン信号に応答し、前
記第２回路手段は、前記順序ビットを受け取り、ラッチ
が前記データ・イン・バス・ドライバにデータ・イン信
号を与えたときに前記順序に従ってデータ・イン・ラッ
チに前記セットアップ・ネクスト信号を与えるデータ・
イン順序論理手段を更に有し、前記第３回路手段は前記
トリガ信号に応答し、前記第３回路手段は、前記順序ビ
ットを受け取り、ラッチがデータ・アウト信号を与えた
ときに前記順序に従ってデータ・アウト・ラッチに前記
セットアップ・ネクスト信号を与えるデータ・アウト順
序論理手段を更に有して成る請求項４記載の仮想マルチ
ポートＲＡＭ構造。
【請求項５】前記アドレス・バスは、前記デコーダ及
びドライバ回路手段にアドレス信号を与えたとき次のサ
イクルに備えて前記バスをリセットし、プリチャージ
し、保持する第１サイクル回路手段を有し、前記データ
・イン・バスは、前記サブアレイにデータ・イン信号を
与えたとき次のサイクルに備えて前記バスをリセット
し、プリチャージし、保持する第２サイクル回路手段を
有し、前記データ・アウト・バスは、データ・アウト信
号を与えたとき次のサイクルに備えて前記データ・アウ
ト・バスをリセットし、プリチャージし、保持する第３
サイクル回路手段を有することを特徴とする請求項３ま
たは４の仮想マルチポートＲＡＭ構造。