JPH0273258U - - Google Patents
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- Publication number
- JPH0273258U JPH0273258U JP15224188U JP15224188U JPH0273258U JP H0273258 U JPH0273258 U JP H0273258U JP 15224188 U JP15224188 U JP 15224188U JP 15224188 U JP15224188 U JP 15224188U JP H0273258 U JPH0273258 U JP H0273258U
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- storing
- storage means
- cpus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Multi Processors (AREA)
Description
第１図は本考案の一実施例のメモリ制御回路の
回路ブロツク図、第２図はライト時の第１図の回
路の動作波形を示す図、第３図はリード時の第１
図の回路の動作波形を示す図、第４図、第５図及
び第６図は２つのＣＰＵＡ及びＢからアクセス要
求があつたときの回路の動作波形を示す図、第７
図ａ，ｂは従来のメモリアクセス回路の構成を示
す図である。 １，２……アドレスラツチ、３，４……データ
ラツチ、５……アドレスセレクタ、６……データ
セレクタ、９，１０……出力データラツチ、１３
……シーケンサ。
回路ブロツク図、第２図はライト時の第１図の回
路の動作波形を示す図、第３図はリード時の第１
図の回路の動作波形を示す図、第４図、第５図及
び第６図は２つのＣＰＵＡ及びＢからアクセス要
求があつたときの回路の動作波形を示す図、第７
図ａ，ｂは従来のメモリアクセス回路の構成を示
す図である。 １，２……アドレスラツチ、３，４……データ
ラツチ、５……アドレスセレクタ、６……データ
セレクタ、９，１０……出力データラツチ、１３
……シーケンサ。
Claims (1)
- 【実用新案登録請求の範囲】 複数のデータを記憶するメモリと、 複数のＣＰＵからのアドレス及びデータをそれ
ぞれ記憶する第１の記憶手段と、 前記複数のＣＰＵからの読み出し要求に対応し
て前記メモリから読み出されるデータをそれぞれ
記憶する第２の記憶手段と、 前記複数のＣＰＵからのメモリアクセス要求に
応じてそれぞれの実行順序を定め、その実行順序
に従つて前記第１の記憶手段に記憶されたそれぞ
れのアドレスで指定される前記メモリのデータの
書き込み及び読み出しを行うと共に、該メモリか
ら読み出したデータを前記第２の記憶手段に順次
記憶させる制御手段とを備えることを特徴とする
メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15224188U JPH0273258U (ja) | 1988-11-22 | 1988-11-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15224188U JPH0273258U (ja) | 1988-11-22 | 1988-11-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273258U true JPH0273258U (ja) | 1990-06-05 |
Family
ID=31426994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15224188U Pending JPH0273258U (ja) | 1988-11-22 | 1988-11-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273258U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229488A (ja) * | 1990-07-27 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | 仮想マルチポートｒａｍ構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS6375867A (ja) * | 1986-09-18 | 1988-04-06 | Tokyo Electric Co Ltd | マルチｃｐｕによるｒａｍ制御装置 |
-
1988
- 1988-11-22 JP JP15224188U patent/JPH0273258U/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS6375867A (ja) * | 1986-09-18 | 1988-04-06 | Tokyo Electric Co Ltd | マルチｃｐｕによるｒａｍ制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229488A (ja) * | 1990-07-27 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | 仮想マルチポートｒａｍ構造 |
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