JPH01117000U - - Google Patents
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- Publication number
- JPH01117000U JPH01117000U JP1185988U JP1185988U JPH01117000U JP H01117000 U JPH01117000 U JP H01117000U JP 1185988 U JP1185988 U JP 1185988U JP 1185988 U JP1185988 U JP 1185988U JP H01117000 U JPH01117000 U JP H01117000U
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- selection control
- line selection
- control circuit
- cell array
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Dram (AREA)
Description
第1図は本考案の第1実施例のブロツク図、第
2図は本考案の第2実施例のブロツク図である。 1……2(n−2)×64ビツトのメモリセル
アレイ、2……ワード線選択制御回路、3,4…
…データ線選択制御回路、5……選択制御回路。
2図は本考案の第2実施例のブロツク図である。 1……2(n−2)×64ビツトのメモリセル
アレイ、2……ワード線選択制御回路、3,4…
…データ線選択制御回路、5……選択制御回路。
Claims (1)
- メモリセルアレイとメモリセルとを選択するた
めのワード線選択制御回路とデータ線選択制御回
路とをそれぞれ1組有する記憶装置において、デ
ータ線選択制御回路を2組設け、メモリセルアレ
イ内の同一のメモリセルを異なつたビツトアドレ
スとしてアクセスできることを特徴とする記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1185988U JPH01117000U (ja) | 1988-01-29 | 1988-01-29 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1185988U JPH01117000U (ja) | 1988-01-29 | 1988-01-29 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01117000U true JPH01117000U (ja) | 1989-08-07 |
Family
ID=31220781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1185988U Pending JPH01117000U (ja) | 1988-01-29 | 1988-01-29 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01117000U (ja) |
-
1988
- 1988-01-29 JP JP1185988U patent/JPH01117000U/ja active Pending