JPH0214149U - - Google Patents
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- Publication number
- JPH0214149U JPH0214149U JP9284088U JP9284088U JPH0214149U JP H0214149 U JPH0214149 U JP H0214149U JP 9284088 U JP9284088 U JP 9284088U JP 9284088 U JP9284088 U JP 9284088U JP H0214149 U JPH0214149 U JP H0214149U
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- JP
- Japan
- Prior art keywords
- banks
- control means
- writing
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- utility
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- Pending
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- 238000010586 diagram Methods 0.000 description 1
Description
第１図は本考案の実施例のメモリ制御回路の構
成を示す系統図である。 主要部分の符号の説明、１，２，３……ＤＲＡ
Ｍ、４，５，６，７……アンド回路、８……デコ
ーダ、９……フリツプフロツプ、１０，１１，１
２……オア回路。
成を示す系統図である。 主要部分の符号の説明、１，２，３……ＤＲＡ
Ｍ、４，５，６，７……アンド回路、８……デコ
ーダ、９……フリツプフロツプ、１０，１１，１
２……オア回路。
Claims (1)
- 複数のバンクから構成される記憶手段と、前記
複数のバンクの全てに同一データを書込む書込制
御手段と、前記複数のバンクの全てから同時にデ
ータを読出す読出制御手段とを有することを特徴
とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9284088U JPH0214149U (ja) | 1988-07-13 | 1988-07-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9284088U JPH0214149U (ja) | 1988-07-13 | 1988-07-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214149U true JPH0214149U (ja) | 1990-01-29 |
Family
ID=31317288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9284088U Pending JPH0214149U (ja) | 1988-07-13 | 1988-07-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214149U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250755A (ja) * | 1987-04-07 | 1988-10-18 | Meidensha Electric Mfg Co Ltd | メモリのテスト方法 |
-
1988
- 1988-07-13 JP JP9284088U patent/JPH0214149U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250755A (ja) * | 1987-04-07 | 1988-10-18 | Meidensha Electric Mfg Co Ltd | メモリのテスト方法 |