JP3422308B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（中央処理
装置）にメモリ装置と画像処理部／通信処理部／Ｉ／Ｏ
コントローラ等のデバイスが接続されたデータ処理装置
に関し、特にデバイスがＣＰＵと独立し直接メモリにア
クセスするＤＭＡ（ダイレクトメモリアクセス）転送
や、メモリ−メモリのＤＭＡ転送に関する。

【０００２】

【従来の技術】従来、データ処理装置には、図１１示す
様に、ＣＰＵ１がメモリコントローラ２を介してメモリ
バス３０側のＲＡＭ１２、１３、ローカルバス２１側の
デバイス１４、１５、１８、１９に接続されている。ロ
ーカルバス２１にはＤＭＡに対応出来るデバイスと出来
ないデバイスが混在し接続されている。ここでは、デバ
イス１４、１５をＤＭＡ機能がないデバイス（以下ＤＭ
Ａ非対応デバイス）、デバイス１８、１９をＤＭＡ機能
があるデバイス（以下ＤＭＡ対応デバイス）とする。

【０００３】このデータ処理装置において、ＲＡＭ１３
とデバイス１９（或いは１８）の間で、ＤＭＡ転送要求
が発生した場合、メモリコントローラ２内部のＤＭＡコ
ントローラ６は、デバイス１９へアクノリッジ信号を出
力してＤＭＡ転送を許可し、メモリバス３０、ローカル
バス２１はＤＭＡ転送に使用される（データの流れは、
デバイス１９−ローカルバス２１−メモリコントローラ
２−メモリバス３０−ＲＡＭ１３、又はこの逆とな
る）。

【０００４】この時、ＣＰＵ１が、ＤＭＡ非対応デバイ
スであるデバイス１４、１５、又はこのＤＭＡ転送に直
接関係していないＲＡＭ１２へアクセスする必要が発生
したならば、ＤＭＡ転送が終了した後にこれらにアクセ
スすることとなる。

【０００５】

【発明が解決しようとする課題】第１の問題点は、ＲＡ
Ｍ１３とデバイス１９の間でＤＭＡ転送処理を行ってい
る間、ＣＰＵ１はＤＭＡ非対応デバイスであるデバイス
１４、１５にアクセス出来ず、ＤＭＡ転送処理が終了す
るのを待たなければならない。つまりＣＰＵ１の処理効
率が悪くなることである。

【０００６】その理由は、ＤＭＡ転送処理に、ＤＡＭ対
応、非対応デバイスが混在するローカルバス２１を使用
する為である。

【０００７】第２の問題点は、図１１の様にＲＡＭが複
数個あったとしても、ＲＡＭ１３とデバイス１９との間
でＤＭＡ処理を行っている間は、ＣＰＵ１はこのＤＭＡ
に直接関係していないＲＡＭ１２にアクセスできず、Ｄ
ＭＡ処理が終了するのを待たなければならない。つまり
ＣＰＵ１０１の処理効率が悪くなることである。

【０００８】その理由は、ＤＭＡ処理に、ＲＡＭ１２、
１３が接続されているメモリバス３０を使用する為であ
る。

【０００９】本発明の目的は、ＤＭＡ処理中に、ＣＰＵ
が、ＤＭＡ処理に関係しないＤＭＡ非対応デバイス、又
はＤＭＡに直接関係していないＲＡＭ部にアクセスを可
能とするデータ処理装置を提供することにある。

【００１０】本発明の他の目的は、ＣＰＵが、ＤＭＡ転
送のためメモリにアクセス出来ない場合に、ＤＭＡ処理
に関係しないＤＭＡ非対応デバイスにアクセスし、或い
はＣＰＵ内部の演算処理等を並行して進める際に、ＣＰ
Ｕの命令取り出しやキャッシュメモリ使用を保証し、そ
の並行処理度を向上させるデータ処理装置を提供するこ
とにある。

【００１１】

【課題を解決するための手段】本発明による第１のデー
タ処理装置は、ＣＰＵと、ＣＰＵがアクセス出来る複数
のデバイスと、複数のデバイスを接続するローカルバス
と、ＣＰＵ、メモリコントローラ間のバスと、メモリの
記憶モジュールであるＲＡＭ部と、ＣＰＵ及び複数デバ
イスの内のＤＭＡ対応デバイスによるＲＡＭ部アクセス
を制御するＲＡＭ部アクセス手段、ＤＭＡ転送制御手段
を持つメモリコントローラとを含み、前記ローカルバス
がＣＰＵ、メモリコントローラ間のバスに直接又は中継
部を介し接続されたデータ処理装置に於いて、前記複数
デバイスを、前記ＤＭＡ対応デバイスを含むＤＭＡ対応
グループと、含まないＤＭＡ非対応グループに分け、ロ
ーカルバス上で、ＤＭＡ対応グループを接続する部分
を、ＣＰＵに直接又は間接的に接続されＤＭＡ非対応グ
ループを接続する他方部分から切り離す第１のバススイ
ッチと、前記ＲＡＭ部アクセス手段からＲＡＭ部に接続
されたＲＡＭアクセスバスのデータラインを切り離す第
４のバススイッチと、前記第１のバススイッチによりロ
ーカルバスより切り離した部分バスのデータバスと、前
記第４のバススイッチによりデータバスが切り離された
ＲＡＭ部のデータラインとを接続する第５のバススイッ
チとを含み、前記ＤＭＡ転送制御手段が、ＤＭＡ転送を
行う際に前記第１、第４のバススイッチを切り離し、第
５のバススイッチを接続する様制御し、前記ＤＭＡ非対
応グループに前記ＣＰＵが実行するプログラムを格納す
るプログラムＲＯＭを有し、前記メモリコントローラに
は、ＲＡＭ部のＲＯＭアドレス空間よりプログラムを読
み出すＲＯＭ−ＲＡＭ変換手段と、前記ＣＰＵのＲＡＭ
部アクセスアドレスが前記ＲＯＭアドレス空間であるこ
とを検出する手段と、前記ＤＭＡ転送中に、前記検出を
行った際、アクセス先をプログラムＲＯＭに差し替える
手段を有し、前記ＤＭＡ転送を行う際には、ＤＭＡ対応
デバイスによるＤＭＡ転送と、ＣＰＵによる命令読み出
し及びＤＭＡ非対応グループのデバイスへのアクセスを
並行して行うことを特徴とする。

【００１２】本発明による第２のデータ処理装置は、Ｃ
ＰＵと、ＣＰＵがアクセス出来る複数のデバイスと、複
数のデバイスを接続するローカルバスと、ＣＰＵ、メモ
リコントローラ間のバスと、メモリの記憶モジュールで
あるＲＡＭ部と、ＣＰＵ及び複数デバイスの内のＤＭＡ
対応デバイスによるＲＡＭ部アクセスを制御するＲＡＭ
部アクセス手段、ＤＭＡ転送制御手段を持つメモリコン
トローラとを含み、前記ローカルバスが前記ＣＰＵ、メ
モリコントローラ間のバスに直接又は中継部を介し接続
されたデータ処理装置に於いて、前記複数デバイスを前
記ＤＭＡ対応デバイスを含むＤＭＡ対応グループと含ま
ないＤＭＡ非対応グループに分け、ローカルバス上で、
ＤＭＡ対応グループを接続する部分を、ＣＰＵに直接又
は間接的に接続されＤＭＡ非対応グループを接続する他
方部分から切り離す第１のバススイッチと、前記ＲＡＭ
部アクセス手段からＲＡＭ部に接続されたＲＡＭアクセ
スバスのデータラインを切り離す第４のバススイッチ
と、前記第１のバススイッチによりローカルバスより切
り離した部分バスのデータバスと、前記第４のバススイ
ッチによりデータバスが切り離されたＲＡＭ部のデータ
ラインとを接続する第５のバススイッチとを含み、ＤＭ
Ａ転送制御手段が、ＤＭＡ転送を行う際に前記第１、第
４のバススイッチを切り離し、第５のバススイッチを接
続する様制御し、前記ＣＰＵが、アクセスするＲＡＭ部
の内容を一時記憶するキャッシュメモリを有し、前記Ｄ
ＭＡ非対応グループに未使用エリアを持つメモリデバイ
スを有し、前記メモリコントローラがＣＰＵのキャッシ
ュメモリへの書込に伴うＲＡＭ部への書込アクセスを検
出し、ＤＭＡ転送中であれば、書込データを、前記メモ
リデバイスの未使用エリアに一時格納し、ＤＭＡ転送終
了時前記格納データをＲＡＭ部に移送する手段を有する
ことを特徴とする。

【００１３】本発明による第３のデータ処理装置は、前
記未使用エリアを持つメモリデバイスを、装置の運用モ
ード情報をセーブするメモリデバイスとすることを特徴
とする。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【発明の実施の形態】次に、本発明の第１実施形態につ
いて図面を参照して詳細に説明する。図１は本実施形態
におけるデータ処理装置の全体構成を示すブロック図で
ある。

【００２０】ＣＰＵ１からメモリコントローラ２はＣＰ
Ｕバス２０で接続され、ＣＰＵバス２０はバス中継部４
を介して、ローカルバスに接続されている。ローカルバ
スにはデバイス１４、１５、１８、１９が接続され、Ｃ
ＰＵ１はこれらにアクセス可能である。ここで、デバイ
ス１４、１５はＤＭＡ非対応デバイス、デバイス１８、
１９はＤＭＡ対応デバイスで、デバイス１４、１５はＤ
ＭＡ非対応グループに属し、デバイス１８、１９はＤＭ
Ａ対応グループに属す。

【００２１】又、ＣＰＵバス２０はＲＡＭアクセス部７
に接続され、ＲＡＭアクセス部７でＣＰＵバス２０のア
ドレス及び制御バス２０２の内容がＲＡＭ１２、１３へ
のアクセスアドレスと制御信号に変換され、データバス
２０１の内容はＲＡＭ１２、１３への書き込みデータ
に、或いはＲＡＭ１２、１３からの読み出しデータがデ
ータバス２０１に送出される。

【００２２】ローカルバス２１のＤＭＡ非対応グループ
と対応グループの境に、バススイッチ２３が設けられ、
ローカルバスをローカルバスＡとローカルバスＢに切り
離し／接続出来る構成となっている。又、メモリバス上
のＲＡＭ１２、１３間にもバススイッチ３７が設けられ
ており、メモリバスをメモリバスＡとメモリバスＢに切
り離し／接続出来る構成となっている。

【００２３】更に、バススイッチ３８によりメモリバス
Ｂ（ＤＴ）３３とローカルバスＢ（ＤＴ）２２１が接続
／切り離し出来、同時に連動してメモリバスＢ（ＣＴ
Ｌ）３４とメモリバスＣ（ＣＴＬ）３６が接続／切り離
し出来る。

【００２４】ここで（ＤＴ）はデータバスを、（ＣＴ
Ｌ）はアドレスと制御信号を意味する。又、バススイッ
チ２３、３７、３８はそれぞれ第１、第２、第３のバス
スイッチの例である。

【００２５】図２はバススイッチ２３、３７、３８の詳
細を示す図である。バススイッチ２３はローカルバス
Ａ、Ｂ間で、データバス、アドレス及び制御バスをスイ
ッチングするもので、データバス幅相当のＡからＢへの
３ステートドライバ２３１とＢからＡへの３ステートド
ライバ２３２と、アドレス及び制御信号対応の３ステー
トドライバ２３３を備える。ゲート２３４、２３５は排
他的にオン動作し、通常はオフ、オンとなっておりドラ
イバ２３１、２３２の出力をそれぞれハイインピーダン
ス（Ｈｉ−Ｚ）状態、駆動（イネーブル）状態にし、Ｂ
からＡに接続している。中継制御４１からローカルバス
での書込み動作が指定される（Ｒ／Ｗがオンする）とゲ
ート２３４、２３５がオン、オフとなりドライバ２３
１、２３２出力をそれぞれ駆動状態、Ｈｉ−Ｚ状態に
し、ＡからＢの接続に替わる。ゲート２３６は前記Ｒ／
Ｗに拘わらず通常はオンしており、ドライバ２３３を駆
動し、アドレス、制御信号がＡからＢに伝達されてい
る。図示してないがＩ／Ｏレディ信号はドライバ２３３
と逆向きの３ステートドライバにより接続され、ゲート
２３６により駆動されている。

【００２６】又、ＤＭＡＣ制御部６０がＤＭＡ中フラグ
６０１或いはダイレクト中フラグ６０２をオンすると、
ゲート２３４、２３５、２３６は全てオフしドライバ２
３１、２３２、２３３出力をＨｉ−Ｚ状態にし、ローカ
ルバスＡとローカルバスＢを切り離す。

【００２７】バススイッチ３７はメモリバスＡ（ＤＴ）
３１とメモリバスＢ（ＤＴ）３３間をスイッチングし、
同時にメモリバスＡ（ＣＴＬ）３２からメモリバスＢ
（ＣＴＬ）３４への伝達をオン／オフするバススイッチ
で、データライン幅相当の３ステートドライバ３７１、
３７２と、アドレス及び制御ライン幅相当の３ステート
ドライバ３７３を備える。

【００２８】ゲート３７４、３７５は排他的にオンし、
通常はゲート３７４がオンしている。又、ゲート３７６
がオンしており、データラインはＢからＡに接続され、
アドレス制御信号ラインはＡからＢへの伝達が行われて
いる。アクセス制御Ｃ７０よりメモリバスでの書込が指
定される（Ｒ／Ｗがオンする）とゲート３７５の方がオ
ンしデータラインはＡからＢへの接続に替わる。

【００２９】ＤＭＡ中フラグ６０１がオンすると、ゲー
ト３７４、３７５、３７６は全てオフとなり、ドライバ
３７１、３７２、３７３の出力がＨｉ−Ｚとなり、メモ
リバスＡとメモリバスＢは切り離される。

【００３０】バススイッチ３８はメモリバスＢ（ＤＴ）
３３とローカルバスＢ（ＤＴ）２２１間をスイッチング
し、同時にメモリバスＣ（ＣＴＬ）３６からメモリバス
Ｂ（ＣＴＬ）３４への伝達をオン／オフするバススイッ
チで、データ幅相当のラッチ３８８、３ステートドライ
バ３８１、３８２と、アドレス及び制御ライン幅相当の
３ステートドライバ３８３を備える。

【００３１】通常はＤＭＡ中フラグ６０１がオフの為、
ゲート３８４、３８５、３８６がオフであり、メモリバ
スＢ（ＤＴ）３３とロ−カルバスＢ（ＤＴ）２２１は切
り離されており、メモリバスＣ（ＣＴＬ）３６からメモ
リバスＢ（ＣＴＬ）３４へも伝達されない。

【００３２】ＤＭＡ中フラグ６０１がオンすると、ゲー
ト３８６により、メモリバスＣ３６からメモリバスＢ
（ＣＴＬ）３４へアドレス及び制御信号が伝達される。

【００３３】この時、アクセス制御Ｄ８７がメモリリー
ドを指定（Ｒ／Ｗがオフ）していればゲート３８４がオ
ンとなっており、メモリバスＢ（ＤＴ）３３がラッチ３
８８に取り込まれその出力がドライバ３８２によりロ−
カルバスＢ（ＤＴ）２２１に接続される。又、メモリラ
イトを指定（Ｒ／Ｗがオン）していればゲート３８５が
オンとなり、ローカルバスＢ（ＤＴ）２２１がラッチ３
８８に取り込まれその出力がメモリバスＢ（ＤＴ）３３
に接続される。

【００３４】図３はＣＰＵバス２０を中継しローカルバ
スＡに接続するバス中継部４の詳細を示す図である。Ｃ
ＰＵバス（ＣＴＬ）２０２はラッチ４２、３ステートド
ライバ４５を介しローカルバスＡ（ＣＴＬ）２１２に接
続され、ＣＰＵバス（ＤＴ）２０１とローカルバスＡ
（ＤＴ）２１１はラッチ４３と、３ステートドライバ４
４、４６により接続されている。

【００３５】中継制御４１はＣＰＵ１からのサイクル開
始信号、ＣＰＵバス（ＣＴＬ）２０２内のＩ／Ｏリ−
ド、Ｉ／Ｏライトコマンド、デバイスが送出したＩ／Ｏ
レディを受け、ラッチ４２へのラッチ指示、ラッチ４３
の入力選択、ラッチ指示、ドライバ４４、４６の出力駆
動（イネーブル）を制御する。又Ｉ／Ｏライトコマンド
受信時オンとなるＲ／Ｗフラグを有し、バススイッチ２
３の制御ゲート２３４、２３５に送出している。

【００３６】バス中継部４はＣＰＵバス２０の高速性を
保つ為に設けられている。ラッチ４２、４３はＣＰＵバ
ス２０が１マシンサイクル（１Ｔ）の周期、アクセスタ
イムであるの対し、ローカルバスが周期、アクセスタイ
ム共２Ｔであるためバス間の動作タイミング整合の為設
けられている。従って、接続デバイス数が少ない場合や
マシンサイクルの周期が比較的大きい場合にはバス中継
部４を設けずＣＰＵバス２０とローカルバスＡ２１を直
結しても良い。

【００３７】図４はメモリコントローラ２内のＤＭＡコ
ントローラ６及びＲＡＭアクセス部７のブロック図であ
る。ＲＡＭアクセス部７はＣＰＵ１によるＲＡＭアクセ
スを制御するＣＰＵ対応部とＤＭＡコントローラ６によ
るＲＡＭアクセスを制御するＤＭＡ対応部を有する。Ｃ
ＰＵ対応部はＣＰＵバス（ＣＴＬ）２０２からのコマン
ド、アドレスを保持するレジスタ７１とアドレスのロウ
アドレス部、カラムアドレス部を切り替えるセレクタ７
３とカラムアドレス部をインクリメントする＋１回路７
２と、ＣＰＵバス（ＤＴ）２０１より書込データを受け
保持する或いはＲＡＭ読出データを保持しＣＰＵバス
（ＤＴ）２０１に送出する為のレジスタ７４と、３ステ
ートドライバ７５、７６とアクセス制御Ｃ７０から構成
されている。

【００３８】アクセス制御Ｃ７０は、ＣＰＵバス（ＣＴ
Ｌ）２０２よりメモリリード、メモリライトコマンドを
受けると上記レジスタ７１、７４の入力の選択、ストロ
ーブ、セレクタ７３の入力選択、ドライバ７５、７６の
出力イネーブルを制御し、メモリバスＡ（ＣＴＬ）にＣ
Ｓ（チップセレクト）、ＷＥ（ライトイネーブル）、Ｒ
ＡＳ、ＣＡＳ、ロウ／カラムアドレスを送出しＲＡＭ１
２、１３にアクセスし、メモリバスＡ（ＤＴ）３１に書
込データを送出或いはメモリバスＡ（ＤＴ）３１上の読
出データをレジスタ７４に取り込む。

【００３９】ＤＭＡ対応部もＣＰＵ対応部と同様のコマ
ンドとアドレス用のレジスタ８８とセレクタ９０と＋１
回路８９と、アクセス制御Ｄ８７から構成されている。

【００４０】アクセス制御Ｄ８７は、ＤＭＡＣ制御部６
０よりメモリリード、メモリライト指示を受けるとレジ
スタ８８入力の選択、ストローブ、セレクタ９０の入力
選択を制御し、メモリバスＣ３６にＣＳ、ＷＥ、ＲＡ
Ｓ、ＣＡＳ、ロウ／カラムアドレスを送出しＲＡＭ１３
にアクセスする。この際、同時にバススイッチ３８内の
ラッチ３８８の入力選択、ストローブも制御し、ラッチ
３８８へＲＡＭ１３への書込データをラッチし、或いは
ＲＡＭ１３よりの読出データをラッチする。

【００４１】ＤＭＡコントローラ６は、二つのＤＭＡチ
ャネル６１、６２とＤＭＡＣ制御部６０より構成され
る。各ＤＭＡチャネルは、ＤＭＡ転送を行う度に事前に
そのワードカウントが設定され転送時カウントダウンす
るカウンタ６１１と、ＤＭＡ対応デバイス１８、１９内
のＩ／Ｏポートの一つを指定するＩＯアドレスが保持さ
れるカウンタ６１２と、ＤＭＡ転送のメモリアドレスを
保持すると共に、転送に伴ってそのアドレスをカウント
アップ／ダウンするカウンタ６１３を有す。

【００４２】カウンタ６１１、６１２、６１３の入力に
はローカルバスＢ（ＤＴ）２２１が接続されカウント、
ＩＯアドレス、メモリアドレスが事前にセットされる。
又これらカウンタの出力も３ステータスドライバ６１
４、６１６、６１７を介し、ローカルバスＢ（ＤＴ）２
２１に接続され、事前に或いはＤＭＡ転送後にこれらの
値を読み出せる。又、カウンタ６１２の出力はローカル
バスＢ（ＣＴＬ）２２２に接続され、ＤＭＡ転送中にＩ
ＯアドレスがＤＭＡ対応デバイス１８、１９に送られ
る。カウンタ６１３の出力は３ステートドライバ６１８
を介しレジスタ８８に接続され、ＤＭＡ転送開始前にメ
モリアドレスを渡す。

【００４３】ＤＭＡＣ制御部６０は、デバイス１８或い
は１９からＤＭＡリクエスト（ＤＭＡＲＱ）＃０、或い
はＤＭＡＲＱ＃１を受け、ＣＰＵ１にＤＭＡリクエスト
を送出し、ＤＭＡアクノリッジ（ＤＡＣ）を受けるとデ
バイス１８或いは１９にＤＡＣ＃０或いはＤＡＣ＃１を
返す。同時にＤＭＡ中フラグ６０１をセットし、受け付
けたリクエスト対応のＤＭＡチャネルを制御し、又アク
セス制御部Ｄ８７に指示しＤＭＡ転送を実行する。

【００４４】次に本実施形態の動作について、図面を参
照し説明する。先ず図１を参照し、通常状態に於けるＣ
ＰＵ１のデバイスアクセス、ＲＡＭアクセス動作を説明
する。

【００４５】通常状態では、ＤＭＡ中フラグ６０１はセ
ットされてないので、バススイッチ２３、３７は接続さ
れており、バススイッチ３８は切り離されている。即
ち、ローカルバスＢがＡに接続され、メモリバスＢがメ
モリバスＡ側に接続されている。

【００４６】ＣＰＵ１が例えばデバイス１８にＩ／Ｏリ
ードコマンドを発行すると図３の中継制御４１によりバ
ス２０２のアドレス、制御信号がラッチ４２、ドライバ
４５を通じバス２１２に伝達され、図２のドライバ２３
３によりバス２２２にも伝達される。デバイス１８から
の読出データはバス２２１、バス２１１を経てラッチ４
３の入力に伝達されており、中継制御４１はデバイス１
８によるＩ／Ｏレディを受信すると上記読み出しデータ
をラッチ４３に取込みバス２０１に送出する。この際、
同時にＣＰＵ１にＩ／Ｏレディを返し、ＣＰＵ１は読出
しデータを内部に取り込む。

【００４７】ＣＰＵ１がデバイス１８にＩ／Ｏライトコ
マンドを発行すると上記と同様に中継制御４１によりバ
ス２０２のアドレス、制御信号がラッチ４２、ドライバ
４５を通じバス２１２、バス２２２に伝達される。又、
中継制御４１がＩ／Ｏライトコマンドを受信すると２Ｔ
間自分のＲ／Ｗフラグをオンにする。又、Ｉ／Ｏライト
コマンドによりバス２０１の書込データをラッチ４３に
取込み、Ｒ／Ｗフラグがオンしているのでデータはドラ
イバ４６、バス２１１、ドライバ２３１、バス２２１を
経てデバイス１８に送出され、デバイス１８はバス２２
２上のＷＥ信号でこのデータをアドレスされているＩ／
Ｏポートに取り込む。

【００４８】図４に移り、ＣＰＵ１がメモリアクセスコ
マンドを発行すると、ＲＡＭアクセス部７のアクセス制
御Ｃ７０は、バス２０２のコマンド、アドレスをレジス
タ７１にセットする。セレクタ７３でアドレスの上位部
（ロウアドレス）を選択後、ＲＡＳを立ち下げ、所定サ
イクル経過後、セレクタ７３出力をアドレスの下位部
（カラムアドレス）に切り替え、ＣＡＳを所定サイクル
立ち下げる。コマンドがメモリライトであれば、レジス
タ７４にバス２０１の書込データをセットし、メモリラ
イト受信フラグ（Ｒ／Ｗフラグ）でドライバ７５、３７
１を駆動しメモリバスＡ（ＤＴ）３１、メモリバスＢ
（ＤＴ）３３に書込データを送出する。これによりメモ
リバスＡ及びＢを通じＲＡＭ１２或いはＲＡＭ１３にア
クセスする。

【００４９】コマンドがメモリリードであれば、ＲＡＭ
１２、或いはＲＡＭ１３からの読み出しデータをレジス
タ７４に取り込み、これをドライバ７６を駆動しバス２
０１に送出し、ＣＰＵ１がこれを取り込む。

【００５０】次にデバイス１８によるＤＭＡ転送動作に
ついて説明する。ＣＰＵ１はＤＭＡに先立ち、ＤＭＡチ
ャネル６１の設定をする。カウンタ６１２にデバイス１
８の転送先或いは転送元のＩ／Ｏポートアドレスを、カ
ウンタ６１３にＲＡＭ１３上のＤＭＡ転送バッファのア
ドレスを、カウンタ６１１に初回のＤＭＡ転送ワードカ
ウントをそれぞれプリセットしておき、その旨をデバイ
ス１８に通知し自身は他の処理を進める。

【００５１】デバイス１８は、上記Ｉ／Ｏポート（例え
ば数Ｋワードのバッファ）に処理したデータが貯まる
と、ＤＭＡＲＱ＃０（１１１）をオンしＤＭＡＣ制御部
６０に送出する。ＤＭＡＣ制御部６０はＣＰＵ１へのＤ
ＭＡＲＱ（１３１）をオンする。ＣＰＵ１はメモリアク
セスやデバイス１９等の仕掛かり中処理がないことを確
認しＤＡＣ（１３３）をオンする。これを受けたＤＭＡ
Ｃ制御部６０はＤＭＡ中フラグ６０１をオンし、デバイ
ス１８へのＤＡＣ＃０（１１３）をオンする。

【００５２】ＤＭＡ中フラグ６０１がオンしたことで、
バススイッチ２３、３７が切り離し状態になり、バスス
イッチ３８が接続状態になる。即ち、ローカルバスＢが
Ａより切り離され、メモリバスＢ（ＤＴ）３３はローカ
ルバスＢ（ＤＴ）２２１側に接続され、メモリバスＢ
（ＣＴＬ）３４はメモリバスＣ（ＣＴＬ）３６側に接続
される。この時の等価的な構成を図５（Ａ）に示す。

【００５３】図４に戻り、ＤＭＡＣ制御部６０はカウン
タ６１３のアドレスをバス６３に送出しアクセス制御Ｄ
８７にコマンド、と起動指示を送る。アクセス制御Ｄ８
７はアドレス、コマンドをレジスタ８８にセットし、前
記と同様にＲＡＭ１３へのアクセスを開始する。但し、
前記と異なりコマンドコード内のＣＯＮＴ（連続）ビッ
トがセットされておりページモードアクセスを行う。即
ち、＋１回路８９でカラムアドレスをインクリメント
し、その都度ＣＡＳを例えば２Ｔ間立ち下げ、３Ｔサイ
クルでＲＡＭ１３の連続するワードにアクセスする。

【００５４】この時のコマンドがメモリリード系であれ
ば、アクセス制御Ｄ８７は上記３Ｔサイクルで、メモリ
バスＢ（ＤＴ）のデータをラッチ３８８に取り込み、ド
ライバ３８２を通じてローカルバスＢ（ＤＴ）に送出
し、デバイスに送る。

【００５５】一方、ＤＭＡＣ制御部６０はこの間、レジ
スタ６１２のＩＯアドレスをバス２２２のアドレスバス
に乗せ、アクセス制御Ｄ８７からのリプライを受ける都
度バス２２２の制御信号内のＩ／Ｏライトをパルス的に
送出する。又、ワードカウントをダウンし、メモリアド
レスのインクリメントも行う。ワードカウントが０にな
った時点でアクセス制御Ｄ８７に停止指示（レジスタ８
８のＣＯＮＴビットのリセット）をし、アクセス制御Ｄ
８７はこれによりアクセスを終了する。

【００５６】コマンドがメモリライト系であれば、ＤＭ
ＡＣ制御部６０はアクセス制御Ｄ８７を起動時に最初の
Ｉ／Ｏリードコマンドをバス２２２に送出し、２Ｔ後に
バス２２１のデバイス１８からのデータをラッチ３８８
に取り込み、メモリバスＢ（ＤＴ）に乗せる。そして３
Ｔサイクルのリプライに同期して、上記Ｉ／Ｏリードコ
マンド送出、データのラッチ３８８への取り込み、メモ
リバスＢ（ＤＴ）への送出を繰り返す。

【００５７】ＤＭＡＣ制御部６０はＤＭＡ転送動作が終
了すると、ＤＭＡＲＱ１３１をオフにする。するとＣＰ
Ｕ１からのＤＡＣ１３３がオフにされ、ＤＡＣ＃０（１
１３）をオフにする。又ＤＭＡ中フラグ６０１をオフに
する。これによりバススイッチ２３、３７、３８が通常
状態に戻る。

【００５８】尚、上記デバイス１８とＤＭＡコントロー
ラ６がローカルバスＢ、ＲＡＭアクセス部７のＤＭＡ対
応部、メモリバスＢを使用してＤＭＡ転送を行っている
のと並行してＣＰＵ１はＲＡＭアクセス部７のＣＰＵ対
応部を通じＲＡＭ１２へアクセスし、又デバイス１４、
１５へのアクセスを行いながら他のデータに関する処理
を実行している。

【００５９】その後デバイス１８が次の処理済みデータ
が貯まると、デバイス１８がその回のカウントを設定
し、ＤＭＡＲＱ＃０（１１１）をオンして次回ＤＭＡ転
送が開始される。

【００６０】次に、本実施形態の第２の実施例として、
ＲＡＭ１２、１３間のメモリ−メモリＤＭＡ転送を高速
に行う動作例を説明する。図４を参照し、本実施例では
カウンタ６１２はＲＡＭ１２上のメモリアドレスを保
持、カウントする用途も兼ねている。又、レジスタ７４
は第３の入力を持ち、ＤＭＡコントローラ６から分岐し
たローカルバスＢ（ＤＴ）２２１が入力され、レジスタ
７４の出力は３ステータスドライバ７７を介しローカル
バスＢ（ＤＴ）２２１に接続されている。更に、ＤＭＡ
Ｃ制御部６０はＲＭＡ１２、１３間のＤＭＡ転送が指定
されるとソース側から読み出したデータがデスティネー
ション側に送出出来る最小のマシンタイム差（例えば４
Ｔ）でアクセス制御Ｃ７０とアクセス制御Ｄ８７を起動
する制御手段を有している。

【００６１】ＣＰＵ１がＲＡＭ１２からＲＡＭ１３のＤ
ＭＡを指示した場合について動作を説明する。ＣＰＵ１
はカウント、ＲＡＭ１２側のメモリアドレス、ＲＡＭ１
３側のメモリアドレスをそれぞれカウンタ６１１、６１
２、６１３に設定し、モードフラグ６０４のソース、デ
スティネーションエリアのＲＡＭ１２、ＲＡＭ１３対応
ビットを設定し、転送の開始指示ビットも設定する。Ｄ
ＭＡＣ制御部６０は所定サイクル後にＤＭＡＲＱ１３１
をオンし、ＣＰＵ１からのＤＡＣ１３３がオンするとＤ
ＭＡ中フラグ６０１をオンし、ＤＭＡを開始する。尚、
ＤＭＡ中フラグ６０１がオンした時点でバススイッチ２
３、３７が切り離し状態になり、バススイッチ３８が接
続状態になる。

【００６２】図６を参照し、ＤＭＡＣ制御部６０はアク
セス制御Ｃ７０に連続（ＣＯＮＴ）読み出しコマンド、
とともに起動（Ｃ）を送出する。アクセス制御Ｃ７０は
レジスタ７１に、上記受けたコマンドとカウンタ６１２
からのメモリアドレスを設定する。アクセス制御Ｃ７０
はレジスタ７１のＣＯＮＴビットがオンの為連続動作を
する。先ずＴ２〜Ｔ４の最初の３ＴでＲＡＳ関連動作を
し、次の３Ｔ間でＣＡＳ関連動作をする。セレクタ７３
に最初の３Ｔ間ロウアドレスを選択させ、次の３Ｔから
カラムアドレスを選択させる。

【００６３】又、Ｔ３でＲＡＳセット指示（ロウアクテ
ィブ信号につき立ち下げ指示）、Ｔ５、Ｔ８、・・でＣ
ＡＳセット指示（立ち下げ指示）する。又ＣＡＳリセッ
ト指示（立ち上げ指示）と同時に、レジスタ７１のカラ
ムアドレス部のインクリメントを指示する。そしてＴ
７、Ｔ１０、・・でＲＡＭ１２からの読み出しデータを
レジスタ７４に取り込み、ドライバ７７を通じローカル
バスＢ（ＤＴ）２２１に乗せる。

【００６４】ＤＭＡＣ制御部６０は起動（Ｃ）の４Ｔ遅
れでアクセス制御Ｄ８７に連続書き込みコマンドととも
に起動（Ｄ）指示を送出する。アクセス制御Ｄ８７は上
記アクセス制御Ｃ７０と同様にＲＡＭ１３へアドレス、
ＲＡＳ、ＣＡＳを送出するが、起動（Ｄ）から３Ｔ後の
サイクルから３Ｔサイクルで１Ｔ間ラッチ３８８のスト
ローブ（スルー）指示をし、ＣＡＳ立ち下げの１Ｔ遅れ
でＷＥ（ライトイネーブル）を立ち下げ、ＲＡＭ１３へ
書き込む。

【００６５】ここで、ＣＰＵ１のページングのページサ
イズが４Ｋバイトでなく１Ｍバイトと大きかったり、ペ
ージング無しでのアクセスがある等でＤＭＡ転送中にＲ
ＡＭで定義されたページのページ超えが発生する場合
は、ＲＡＭへ更新したロウアドレス送出が必要となるの
で下記制御を行えばよい。

【００６６】ソース側アクセス制御はアドレスレジスタ
のカラムアドレスが全て”１”となったことを、デステ
ィネーション側アクセス制御はアドレスレジスタのカラ
ムアドレスの下１ビットを除き全て”１”となったこと
を、ＤＭＡＣ制御部６０に通知する。又、ソース側起動
の３Ｔ後にデスティネーション側にアドレスサンプル及
びチェック指示を出し、初期状態の上記通知を求める
（初期通知はカラムアドレスの下１ビットを除いた全て
のビットが”１”か否かと下１ビットも１か否かを通知
する）。これらを受けながらソース向けのＣＡＳ歩進指
示信号を作成する。ソースの上記通知或いはディスティ
ネーションの初期値のカラムアドレスの全ビットが”
１”の通知の３Ｔ後から３Ｔ間ＣＡＳ歩進（Ｓ）をオフ
にし、デスティネーションの上記下１ビットを除き”
１”の通知の２Ｔ後から３Ｔ間ＣＡＳ歩進（Ｓ）をオフ
にする。ここで３Ｔ＊２−４Ｔ＝２Ｔと算出する。

【００６７】ＣＡＳ歩進（Ｓ）の４Ｔ遅れをデスティネ
ーション向けのＣＡＳ歩進（Ｄ）とする。各アクセス制
御はＣＡＳ歩進オフ時の３Ｔ間はカラムアドレス更新、
ＣＡＳ立ち下げを抑止し、ロウアドレス更新条件があれ
ば３Ｔ間ＲＡＳ関連動作をする。

【００６８】次に、本実施形態の第３の実施例として、
デバイス１８とデバイス１９がデバイス間のデータ転送
をＣＰＵ１を介さず直接行うダイレクトデバイス転送に
ついて説明する。デバイス１８は、ＤＤＡＲＱ＃０（１
１２）をオンとする。ＤＭＡＣ制御部６０はアイドルで
あればモードフラグ６０４のソース、デスティネーショ
ンエリアにデバイス１８、デバイス１９対応ビットを設
定し、ＣＰＵ１へのＤＭＡＲＱ１３１をオンする。ＣＰ
Ｕ１（乃至ＣＰＵ１で起動されたＤＭＡ要求処理ハンド
ラー）はモードフラグ６０４のＩ／Ｏリードを実行し、
デバイス間ダイレクト転送要求であることを知る。

【００６９】そして、デバイス１８、１９との仕掛かり
中の処理がないことを確認しＤＡＣ１３３をオンにして
肯定応答する。ＤＭＡＣ制御部６０はＤＡＣ＃０をデバ
イス１８に返すと共にダイレクト中６０２フラグをオン
にする。これによりバススイッチ２３が切り離し状態に
なる。この時の等価的構成を図５（Ｂ）に示す。

【００７０】そしてデバイス１８はローカルバスＢを使
用しデバイス１９に対しデータ転送を実行する。転送が
終了すると、デバイス１８はＤＤＡＲＱ＃０をオフに
し、ＤＭＡＣ制御部６０はＤＤＡＲＱ１３２をオフに
し、以降前記同様ＤＡＣ１３３がオフとなり通常状態に
戻る。

【００７１】次に、本発明の第２実施形態について図面
を参照し説明する。図７はＲＡＭが１つの場合のブロッ
ク図である。

【００７２】メモリバスにＲＡＭ１１が接続され、ＲＡ
Ｍアクセス部８からのメモリバスＡ（ＤＴ）とＲＡＭ１
１の間にバススイッチ３９がある。又、メモリバスＢ
（ＤＴ）にローカルバスＢ（ＤＴ）を接続する為のバス
スイッチ４０がある。メモリバスのアドレス、制御信号
はメモリバスＡ（ＣＴＬ）の１組だけでバススイッチを
介さずに直接ＲＡＭ１１に接続する。ローカルバスの構
造は前記第１実施形態と同様である。バススイッチ３
９、４０はそれぞれ第４、第５のバススイッチの例であ
る。

【００７３】バススイッチ３９の構成は図２のバススイ
ッチ３７のデータライン対応の回路と同じであり、バス
スイッチ４０の構成も図２のバススイッチ３８のデータ
ライン対応の回路と同じであるが、ゲート３７４、３７
５、３８４、３８５へのＲ／Ｗ信号は一つのアクセス制
御８０より供給される。バススイッチ２３、３９、４０
の制御方法は第１実施形態と同様で、ＤＭＡ中フラグ６
０１がオンであれば、バススイッチ２３、３９は切り離
し状態になり、バススイッチ４０は接続される。 従っ
て、ＣＰＵ１はデバイス１８、或いは１９によるＤＭＡ
処理中やＤＭＡ対応デバイス間のダイレクト転送中で
も、ローカルバスＡとＢが切り離されているので、ＤＭ
Ａ非対応デバイス１４、１５にアクセスが出来る。

【００７４】本実施形態のＲＡＭアクセス部の構成を図
８に示す。図４のＲＡＭアクセス部７のＣＰＵ対応部と
の差は、コマンド及びアドレス用のレジスタ８１に、Ｃ
ＰＵバスからのアドレス、制御バスと、ＤＭＡコントロ
ーラ６からのメモリアドレス６３、コマンドを選択しセ
ットする点である。又アクセス制御８０は上記両者から
のＲＡＭアクセス指示が入力されており、ＤＭＡ中フラ
グ６０１がオンであればＤＭＡコントローラ６からの指
示を受付け、オフであればＣＰＵ１からの指示を受付け
る。

【００７５】次に、本実施形態の第２の実施例について
説明する。上記実施例ではＤＭＡ転送中では、ＣＰＵ１
のメモリアクセスが出来ず、長いＤＭＡ転送では、ＣＰ
Ｕ１はある程度は並行処理するが、命令のＲＡＭからの
読み出しが発生した場合、乃至ストアスルーキャシュメ
モリ１０への書き込みに伴いストアバッファがフルとな
りＲＡＭへの書き込みが発生するとそこでＤＭＡ転送終
了迄待ち合わせることになる（後者ではキャシュが停止
する）。本実施例ではこれを救済し、ＤＭＡ転送中のＣ
ＰＵ１による並行処理度を改善するものである。

【００７６】図７を参照し、本実施例では、ローカルバ
スＡ２１にプログラムＲＯＭ１６、ＢＵＭ（バックアッ
プメモリ）１７が接続されている。又ＣＰＵ１はストア
スルー方式のキャッシュメモリ１０を有する。バス中継
部はバス中継部４にデータアライメント機能、アドレス
差し替え機能を追加したバス中継部５とする。又メモリ
コントローラ３にはＭＩＳＣ（雑制御）として図１０の
ＭＩＳＣ９を使用する。

【００７７】プログラムＲＯＭ１６はＣＰＵ１が実行す
るプログラムを格納しているＲＯＭである。この種のデ
ータ処理装置では、装置立ち上げ時にＲＯＭの内容をＲ
ＡＭのＲＯＭ空間にコピーし、高速なＲＡＭより命令読
み出しする（ＲＯＭ−ＲＡＭ変換）ことが多く従来では
通常はＲＯＭアクセスされない。

【００７８】ＢＵＭ１７は、装置の動作（運用）モー
ド、立ち上げ時ハードディスクにアクセス出来る様にな
るまでの動作条件等がセーブされているメモリである。
メモリとしては、バッテリバックアップされたＳＲＡＭ
がよく使用される。このＢＵＭへの格納情報は極めて少
なく小容量ＳＲＡＭを使うが、最近の技術の進歩により
小容量ＳＲＡＭと言えどもかなりの容量を持っている。
従って、かなりの空き（未使用）エリアを持っていると
言える。

【００７９】上記より、ＤＭＡ中はＣＰＵ１の命令読出
しはプログラムＲＯＭから読出す様にする。次に、ＣＰ
Ｕ１のキャッシュメモリ１０のストアバッファからメモ
リへの書き込みデータは一時的にそのメモリアドレス、
データをＢＵＭ１７の空きエリアに格納し、ＤＭＡ転送
が終了した時点で、ＲＡＭ１１に移送する。

【００８０】図１０はＭＩＳＣ９の構成を示したブロッ
ク図である。カウンタ９２はＢＵＭ１７の空きエリア先
頭アドレスがプリセットされ、上記書込、読出に伴って
カウントアップされるカウンタである。アドレスデコー
ダ９５は、バス２０２のメモリアクセスコマンド、アド
レスより、ＲＯＭ空間リード、ＢＵＭ空間、キャッシュ
メモリ１０からの書込みアクセスをデコードするデコー
ダである。ウェイトサイクル回路９６はＣＰＵ１のメモ
リアクセス時のＣＰＵ１が待合わせるサイクルを規定す
る回路である。

【００８１】図９を参照し、バス中継部５の追加機能を
説明する。セレクタ５８はラッチ５３内のデータの上位
部、ラッチ４２内のアドレスの下位部、上位部、を順次
選択し、ラッチ５３下位部にセットする為のセレクタで
ある。ドライバ５７は、ＢＵＭ１７空きエリアへのアク
セスアドレスをローカルバスＡのアドレスラインに乗せ
る為の３ステートドライバである。ドライバ５９はＢＵ
Ｍ１７空きエリアから読出したデータやメモリアドレス
（ストア先）を図８のデータ用レジスタ８４やアドレス
用レジスタ８１のＤＭＡ側入力ラインに乗せる３ステー
トドライバである。

【００８２】本実施例の動作を説明する。図１０を参照
し、ＤＭＡ中にＣＰＵ１が命令読み出しアクセス（ＲＡ
Ｍ１１のＲＯＭ空間リード）を発行すると、アドレスデ
コーダ９５の対応出力がオンになりＤＭＡ中という条件
でゲート９５４がオンにつき、ゲート９５１がオンす
る。この出力はフリップフロップ（図示せず）で受けプ
ログラムＲＯＭ１６のＯＥ（出力イネーブル）に入力さ
れる。ゲート９５１の出力は中継制御５１にも送られて
おり、中継制御５１は、バス２０２のアドレスをラッチ
４２でラッチしバス２１２に中継する。プログラムＲＯ
Ｍ１６から所定の命令語が読み出され、ラッチ５３経由
でバス２０１に届く。一方ゲート９５１出力でウェイト
サイクル回路９６を起動しているので、所定のサイクル
後にウェイト解除されＣＰＵ１が命令語を取り込む。

【００８３】ＲＯＭ−ＲＡＭ変換機能を備えたデータ処
理装置は元々ＩＰＬ（イニシャルプログラムロード）中
の条件でＲＯＭ空間リードをプログラムＲＯＭ１６に向
けるロジックを持っており、ゲート９５４を追加しＤＭ
Ａ中をＩＰＬ中にオアすることで実現され、僅かなコス
ト増で性能向上が図れる。

【００８４】次に、ＤＭＡ中にＣＰＵ１がＲＡＭ１１へ
の書き込を発行すると、図１０のゲート９５３がオンす
る。この信号はＭＩＳＣ制御９１を通じ、中継制御５１
に送られる。中継制御５１はドライバ４５に替わり、ド
ライバ５７を駆動し、カウンタ９２のＢＵＭ空きエリア
アドレスをバス２１２に乗せ、ラッチ５３のデータをバ
ス２１１に乗せる。次に、セレクタ５８で、ラッチ５３
上位部、ラッチ４２下位部、上位部を順次選択しラッチ
５３下位部にセットし、バス２２１下位部に順次乗せる
（ＲＡＭアドレスをＢＵＭ１７ヘのデータとする為、又
ＢＵＭ１７のアクセスデータ幅が通常デバイスの１／２
である為この様なアラインをする）。このデータ送出に
合わせ、ＭＩＳＣ制御９１はカウンタ９２を歩進しつつ
ＢＵＭ１７へＣＥ、ＷＥパルスを送出し、空きエリアに
書き込みデータ、ＲＡＭアドレスが格納される。このタ
イミングでウェイトサイクル回路９６によりＣＰＵ１へ
のウェイトが解除される。

【００８５】ＭＩＳＣ制御９１は、ＤＭＡＣ制御部６０
からＤＭＡ転送終了を受けると、中継制御５１、アクセ
ス制御部８０と連携して、ＢＵＭ１７から上記格納した
データ、ＲＡＭアドレスを読出しＲＡＭアクセス部に渡
す。読出内容はラッチ５３からドライバ５９を通じ、レ
ジスタ８４、８１にセットされる。

【００８６】同時にコマンドを指示し、ＲＡＭ１１への
書き込みを実行させ本来のメモリ書き込み動作を行い終
了する。

【００８７】以上の説明に於いては、ＲＡＭ１１、１
２、１３それぞれは、説明を簡単にする便宜上、ＲＡＭ
としたがＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｍｅ
ｍｏｒｙ Ｍｏｊｕｌｅ）やＤＩＭＭ（Ｄｕａｌ Ｉｎ
ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｊｕｌｅ）等のメモリモ
ジュールであってもよい。

【００８８】又、ローカルバスはＩＳＡ（Ｉｎｄｕｓｔ
ｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒ
ｅ）バス乃至それに類するバスの例とし説明したが、Ｐ
ＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ）バスであっても本発明のデー
タ処理装置は同様に構成できる。

【００８９】

【発明の効果】本発明の第１の実施形態によれば、ＤＭ
Ａ中はＤＭＡに直接関係するデバイス、ＲＡＭを第１、
第２のバススイッチにより切り離し、第３のバススイッ
チで互いを直接繋ぐことにより、デバイスによるＤＭＡ
転送と並行して、ＣＰＵがＤＭＡに直接関係しないデバ
イス、ＲＡＭにアクセス出来データ処理装置の処理効率
が改善される効果を有す。

【００９０】又、ＤＭＡコントローラの上記バススイッ
チの切り離し、接続制御と、二つのＲＡＭアクセス制御
部への同期制御手段は、ＤＭＡ対象を含むＲＡＭと含ま
ないＲＡＭ間の高速なメモリ−メモリ転送を提供するも
のである。

【００９１】本発明の第２の実施形態によれば、ＤＭＡ
中は第１のバススイッチによりＤＭＡに直接関係するデ
バイス、を関係しないデバイスから切り離し、第４、第
５のバススイッチによりＲＭＡをＤＭＡ側に繋ぐことに
より、デバイスによるＤＭＡ転送と並行して、ＣＰＵが
ＤＭＡに直接関係しないデバイスにアクセス出来データ
処理装置の処理効率が改善される効果を有す。

【００９２】ＣＰＵが、ＤＭＡ転送のためメモリにアク
セス出来ない場合の、代替え手段を備え、ＣＰＵの命令
取り出しやキャッシュメモリ使用を保証し、その並行処
理度を向上させる効果を有す。ここで、代替え手段は若
干の金物（ゲート数）追加で済む様工夫されたものであ
る。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の第１実施形態の全体
構成を示すブロック図である。

【図２】図１のバススイッチ２３、３７、３８の詳細ブ
ロック図である。

【図３】図１のバス中継部４の詳細ブロック図である。

【図４】図１のＤＭＡコントローラ６、ＲＡＭアクセス
部７の詳細ブロック図である。

【図５】本発明の第１実施形態のデータ処理装置のＤＭ
Ａ転送時、デバイス間ダイレクト転送時の等価構成を示
す図である。

【図６】本発明の第１実施形態のデータ処理装置のＲＡ
Ｍ間のＤＭＡ転送のタイムチャートである。

【図７】本発明のデータ処理装置の第２実施形態の全体
構成を示すブロック図である。

【図８】図７のＲＡＭアクセス部８の詳細ブロック図で
ある。

【図９】図７のバス中継部５の詳細ブロック図である。

【図１０】図７のＭＩＳＣ（雑制御）９の詳細ブロック
図である。

【図１１】従来のデータ処理装置のブロック図である。

【符号の説明】

１ ＣＰＵ ２、３ メモリコントローラ ４、５ バス中継部 ６ ＤＭＡコントローラ ７、８ ＲＡＭアクセス部 ９ ＭＩＳＣ（雑制御） １０ キャッシュメモリ １１、１２、１３ ＲＡＭ １４、１５ ＤＭＡ非対応デバイス １６ プログラムＲＯＭ １７ ＢＵＭ １８、１９ ＤＭＡ対応デバイス ２０ ＣＰＵバス ２１ ローカルバスＡ ２２ ローカルバスＢ ２３、３７、３８、３９、４０ バススイッチ ３１ メモリバスＡ（ＤＴ） ３２ メモリバスＡ（ＣＴＬ） ３３ メモリバスＢ（ＤＴ） ３４ メモリバスＢ（ＣＴＬ） ３６ メモリバスＣ（ＣＴＬ）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/28 310 G06F 12/06 522 G06F 12/08 515 G06F 13/16 510 G06F 13/36 310

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、ＣＰＵがアクセス出来る複数
   のデバイスと、複数のデバイスを接続するローカルバス
   と、ＣＰＵ、メモリコントローラ間のバスと、メモリの
   記憶モジュールであるＲＡＭ部と、ＣＰＵ及び複数デバ
   イスの内のＤＭＡ対応デバイスによるＲＡＭ部アクセス
   を制御するＲＡＭ部アクセス手段、ＤＭＡ転送制御手段
   を持つメモリコントローラとを含み、前記ローカルバス
   が前記ＣＰＵ、メモリコントローラ間のバスに直接又は
   中継部を介し接続されたデータ処理装置に於いて、 前記複数デバイスを前記ＤＭＡ対応デバイスを含むＤＭ
   Ａ対応グループと含まないＤＭＡ非対応グループに分
   け、ローカルバス上で、ＤＭＡ対応グループを接続する
   部分を、ＣＰＵに直接又は間接的に接続されＤＭＡ非対
   応グループを接続する他方部分から切り離す第１のバス
   スイッチと、前記ＲＡＭ部アクセス手段からＲＡＭ部に
   接続されたＲＡＭアクセスバスのデータラインを切り離
   す第４のバススイッチと、前記第１のバススイッチによ
   りローカルバスより切り離した部分バスのデータバス
   と、前記第４のバススイッチによりデータバスが切り離
   されたＲＡＭ部のデータラインとを接続する第５のバス
   スイッチとを含み、 ＤＭＡ転送制御手段が、ＤＭＡ転送を行う際に前記第
   １、第４のバススイッチを切り離し、第５のバススイッ
   チを接続する様制御し、 前記ＤＭＡ非対応グループに前記ＣＰＵが実行するプロ
   グラムを格納するプログラムＲＯＭを有し、 前記メモリコントローラには、Ｒ ＡＭ部のＲＯＭアドレ
   ス空間よりプログラムを読み出すＲＯＭ−ＲＡＭ変換手
   段と、 前記ＣＰＵのＲＡＭ部アクセスアドレスが前記ＲＯＭア
   ドレス空間であることを検出する手段と、前記ＤＭＡ転
   送中に、前記検出を行った際、アクセス先をプログラム
   ＲＯＭに差し替える手段を有し、 前記ＤＭＡ転送を行う際には、ＤＭＡ対応デバイスによ
   るＤＭＡ転送と、ＣＰＵによる命令読み出し及びＤＭＡ
   非対応グループのデバイスへのアクセスを並行して行う
   ことを特徴とするデータ処理装置。
2. 【請求項２】 ＣＰＵと、ＣＰＵがアクセス出来る複数
   のデバイスと、複数のデ バイスを接続するローカルバス
   と、ＣＰＵ、メモリコントローラ間のバスと、メモリの
   記憶モジュールであるＲＡＭ部と、ＣＰＵ及び複数デバ
   イスの内のＤＭＡ対応デバイスによるＲＡＭ部アクセス
   を制御するＲＡＭ部アクセス手段、ＤＭＡ転送制御手段
   を持つメモリコントローラとを含み、前記ローカルバス
   が前記ＣＰＵ、メモリコントローラ間のバスに直接又は
   中継部を介し接続されたデータ処理装置に於いて、前記
   複数デバイスを前記ＤＭＡ対応デバイスを含むＤＭＡ対
   応グループと含まないＤＭＡ非対応グループに分け、ロ
   ーカルバス上で、ＤＭＡ対応グループを接続する部分
   を、ＣＰＵに直接又は間接的に接続されＤＭＡ非対応グ
   ループを接続する他方部分から切り離す第１のバススイ
   ッチと、前記ＲＡＭ部アクセス手段からＲＡＭ部に接続
   されたＲＡＭアクセスバスのデータラインを切り離す第
   ４のバススイッチと、前記第１のバススイッチによりロ
   ーカルバスより切り離した部分バスのデータバスと、前
   記第４のバススイッチによりデータバスが切り離された
   ＲＡＭ部のデータラインとを接続する第５のバススイッ
   チとを含み、 ＤＭＡ転送制御手段が、ＤＭＡ転送を行う際に前記第
   １、第４のバススイッチを切り離し、第５のバススイッ
   チを接続する様制御し、 前記Ｃ ＰＵが、アクセスするＲＡＭ部の内容を一時記憶
   するキャッシュメモリを有し、 前記Ｄ ＭＡ非対応グループに未使用エリアを持つメモリ
   デバイスを有し、前記メモリコントローラがＣ ＰＵのキャッシュメモリへ
   の書込に伴うＲＡＭ部への書込アクセスを検出し、ＤＭ
   Ａ転送中であれば、書込データを、前記メモリデバイス
   の未使用エリアに一時格納し、ＤＭＡ転送終了時前記格
   納データをＲＡＭ部に移送する手段を有することを特徴
   とするデータ処理装置。
3. 【請求項３】 前記未使用エリアを持つメモリデバイス
   を、装置の運用モード情報をセーブするメモリデバイス
   とすることを特徴とする請求項２記載のデータ処理装
   置。