JP2013122713A - 半導体装置 - Google Patents

Abstract

【課題】タイミングクロージャを容易にする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、往路入力端子に接続された往路バスと往路入力端子に接続された第２往路バス１１ｂと、第２往路バスに設置された往路データ保持手段３１と、往路バスと第２往路バスの一方を往路出力端子に接続する往路切り替え手段と、復路入力端子に接続された復路バスと復路入力端子に接続された第２復路バス１２ｂと、第２復路バスに設置された復路データ保持手段３２と、復路バスと第２復路バスの一方を復路出力端子に接続する復路切り替え手段を備える。実施形態の半導体装置は、往路バスが往路出力端子に接続し復路バスが復路出力端子に接続した第１状態と第２往路バスが往路出力端子に接続し第２復路バスが復路出力端子に接続した第２状態の一方の状態が記憶された記憶手段と、状態に基づいて往路切り替え手段および復路切り替え手段を制御する制御手段を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

従来技術では、システムバスのタイミングパス遅延が所定のタイミングより長い場合、システムバスのハードウェア設計の変更を行って修正していた。

特開平１１−１１０３４２号公報 特開２００８−２８７５５７号公報 米国特許第７，２９６，１０９号明細書

しかしながら、タイミングパス遅延の修正のためにシステムバスのハードウェア設計の変更を行うと、システムバスのハードウェア設計とインプリメンテーションの間でイタレーションが発生してしまい、タイミングパス遅延を所定のタイミング範囲内に収束させるまでに時間およびコストが増大するという問題があった。

本発明の一つの実施形態は、タイミングクロージャを容易にする半導体装置を提供することを目的とする。

本発明の一つの実施形態の半導体装置は、往路入力端子に一端が接続された第１往路システムバスと、前記往路入力端子に一端が接続された第２往路システムバスと、前記第２往路システムバスに設置された往路データ保持手段と、前記第１往路システムバスの他端と前記第２往路システムバスの他端とのいずれか一方を往路出力端子に接続する往路切り替え手段と、復路入力端子に一端が接続された第１復路システムバスと、前記復路入力端子に一端が接続された第２復路システムバスと、前記第２復路システムバスに設置された復路データ保持手段と、前記第１復路システムバスの他端と前記第２復路システムバスの他端とのいずれか一方を復路出力端子に接続する復路切り替え手段と、を有するバス回路を備える。実施形態の半導体装置は、前記第１往路システムバスの他端が前記往路出力端子に接続し且つ前記第１復路システムバスの他端が前記復路出力端子に接続した第１接続状態と、前記第２往路システムバスの他端が前記往路出力端子に接続し且つ前記第２復路システムバスの他端が前記復路出力端子に接続した第２接続状態と、のいずれか一方の設定状態が記憶された記憶手段と、前記設定状態に基づいて、前記往路切り替え手段および前記復路切り替え手段を前記第１接続状態或いは前記第２接続状態となるように制御する制御手段と、を備える。

図１は、第１の実施形態にかかる半導体装置の構成を示す図である。 図２は、従来のＳｏＣ設計フローを示す図である。 図３は、第１の実施形態にかかるＳｏＣ設計フローを示す図である。 図４は、第１の実施形態にて許容時間幅にスレーブにデータが入力された様子を示すタイミングチャートである。 図５は、第１の実施形態にて許容時間幅にスレーブにデータが入力されなかった様子を示すタイミングチャートである。 図６は、第１の実施形態にてシステムバス切り替えを行った場合のタイミングチャートである。 図７は、第１の実施形態におけるシステムバスの切り替えのシーケンスを示す図である。 図８は、第１の実施形態にかかる半導体装置の別の構成を示す図である。 図９は、第２の実施形態にかかる半導体装置の構成を示す図である。 図１０は、第２の実施形態にかかる半導体装置の別の構成を示す図である。 図１１は、第２の実施形態にかかる半導体装置のさらに別の構成を示す図である。 図１２は、第３の実施形態にかかる半導体装置の構成を示す図である。 図１３は、第３の実施形態にかかる半導体装置の動作を説明するタイミングチャートである。 図１４は、第３の実施形態にかかる半導体装置の別の構成を示す図である。 図１５は、第１の実施形態にかかるＳＳＤの構成例を示すブロック図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態にかかる半導体装置１００の構成を示す図である。半導体装置１００は、システムバスブリッジ回路１、ＣＰＵ７、およびＲＯＭ８を備えている。さらに、システムバスブリッジ回路１の往路入力端子１１ｃおよび復路出力端子１２ｄにはマスター５が接続されており、システムバスブリッジ回路１の往路出力端子１１ｄおよび復路入力端子１２ｃにはスレーブ６が接続されている。即ち、マスター５とスレーブ６はシステムバスブリッジ回路１を介して、１対１に接続されている。マスター５、スレーブ６、およびシステムバスブリッジ回路１は同一のクロック信号で同期しており、マスター５とスレーブ６はシステムバスブリッジ回路１を介して所定のサイクル（動作周波数）での信号の送受信を実行する。往路入力端子１１ｃ、往路出力端子１１ｄ、復路入力端子１２ｃ、および復路出力端子１２ｄには、システムバスを介してデータ信号、アドレス信号、リクエスト信号などの制御信号等が同時並列的に流れる。

システムバスブリッジ回路１の往路入力端子１１ｃには、システムバス１１ａの一端とシステムバス１１ｂの一端が接続されている。システムバス１１ｂの途中にはフリップフロップ（レジスタ）などから構成されたデータ保持回路３１が備えられている。システムバス１１ａの他端とシステムバス１１ｂの他端はそれぞれシステムバス切り替え機能回路２１に接続されている。システムバス切り替え機能回路２１はシステムバス切り替え用レジスタ制御回路４により制御され、システムバス１１ａの他端を往路出力端子１１ｄに接続した第１接続状態とシステムバス１１ｂの他端を往路出力端子１１ｄに接続した第２接続状態との間を切り替える。

システムバスブリッジ回路１の復路入力端子１２ｃには、システムバス１２ａの一端とシステムバス１２ｂの一端が接続されている。システムバス１２ｂの途中にはフリップフロップ（レジスタ）などから構成されたデータ保持回路３２が備えられている。システムバス１２ａの他端とシステムバス１２ｂの他端はそれぞれシステムバス切り替え機能回路２２に接続されている。システムバス切り替え機能回路２２はシステムバス切り替え用レジスタ制御回路４により制御され、システムバス１２ａの他端を復路出力端子１２ｄに接続した第１接続状態とシステムバス１２ｂの他端を復路出力端子１２ｄに接続した第２接続状態との間を切り替える。

従って、例えば、システムバス１１ａおよびシステムバス１１ｂはアドレス信号線やリクエスト信号線などの制御信号線およびデータ信号線であり、システムバス１２ａおよびシステムバス１２ｂはレスポンス信号線などの制御信号線およびデータ信号線である。

記憶手段であるＲＯＭ８には、上記した第１接続状態と第２接続状態のいずれか一方の接続状態が設定状態としてあらかじめ記憶されている。ＣＰＵ７は、ＲＯＭ８の設定状態に基づいて、システムバス切り替え用レジスタ制御回路４を介してシステムバス切り替え機能回路２１および２２を切り替える。即ち、システムバス１１ａの他端を往路出力端子１１ｄに接続し且つシステムバス１２ａの他端を復路出力端子１２ｄに接続した第１接続状態と、システムバス１１ｂの他端を往路出力端子１１ｄに接続し且つシステムバス１２ｂの他端を復路出力端子１２ｄに接続した第２接続状態との間を切り替える。

図１のシステムバスブリッジ回路１を含む半導体装置１００においては、システムバス１１ａおよび１２ａのタイミングパス遅延（配線遅延とセル遅延の合計値）が所定のタイミング範囲内であった場合は、システムバス１１ａおよび１２ａを用いた経路を選択し、所定のタイミング範囲内より長い場合は、システムバス１１ｂおよび１２ｂを用いたデータ保持回路３１および３２を介した経路を選択する。これにより、タイミングパス遅延を所定のタイミング範囲内に収束させるタイミングクロージャが可能となる。

従来のＳｏＣ（System on Chip)設計フローは、図２に示すように、ハードウェア設計（ステップＳ１１）、物理合成（ステップＳ１２）、そしてタイミング解析（ステップＳ１３）に進む。タイミング解析（ステップＳ１３）においては、図４に示すように、サイクル１でマスターから出力されたデータ（Ｄ１）が、サイクル２の立ち上がりエッジの時点を含んだ許容時間幅にスレーブに入力されるか否か（図５）が解析される。許容時間幅はエッジ前のセットアップタイムとエッジ後のホールドタイムとを合わせた時間幅であり、図４は、サイクル２の立ち上がりエッジを含む許容時間幅にスレーブにデータ（Ｄ１）が入力された場合（ステップＳ１３：ＯＫ）を示し、図５は、タイミングパス遅延により許容時間幅にスレーブにデータ（Ｄ１）が到着しなかった場合（ステップＳ１３：ＮＧ）を示す。データが１サイクル以内に到着した場合（ステップＳ１３：ＯＫ）は終了であるが、許容時間幅にスレーブにデータ（Ｄ１）が到着しなかった場合（ステップＳ１３：ＮＧ）は、従来ハードウェア設計（ステップＳ１１）に戻って設計を修正する必要があり、時間とコストがかかっていた。

本実施形態においては、システムバスブリッジ回路１を使用することにより、ＳｏＣ設計フローを図３に示したように簡素化・短縮化が可能となる。即ち、ハードウェア設計（ステップＳ２１）、物理合成（ステップＳ２２）と進み、タイミング解析（ステップＳ２３）においては、システムバス１１ａの他端を往路出力端子１１ｄに接続し且つシステムバス１２ａの他端を復路出力端子１２ｄに接続した第１接続状態でタイミング解析を実行する。

その結果、図４に示すように、サイクル１でマスター５から出力されたデータ（Ｄ１）が、サイクル２の立ち上がりエッジの時点を含んだ許容時間幅にスレーブ６に入力された場合（ステップＳ２３：ＯＫ）は、第１接続状態のままとする。しかし、タイミングパス遅延によりサイクル２の立ち上がりエッジの時点を含んだ許容時間幅にスレーブ６にデータ（Ｄ１）が到着しなかった場合（ステップＳ２３：ＮＧ）は、システムバスを切り替えて（ステップＳ２４）、システムバス１１ｂの他端を往路出力端子１１ｄに接続し且つシステムバス１２ｂの他端を復路出力端子１２ｄに接続した第２接続状態にする。その結果、図６に示すように、サイクル１でマスター５から出力されたデータ（Ｄ１）は、サイクル２の立ち上がりエッジの時点を含んだ許容時間幅にデータ保持回路３１に入力され、サイクル２でデータ保持回路３１から出力される。サイクル２でデータ保持回路３１から出力されたデータ（Ｄ１）は、サイクル３の立ち上がりエッジの時点を含んだ許容時間幅にスレーブ６に到着し、クロック同期する構成要素間における１サイクルでのデータ転送が可能となる。

タイミング解析（ステップＳ２３）の結果に基づいて、最適なシステムバスの接続状態（上記した、第１接続状態または第２接続状態）がシステムバス切り替え用レジスタ制御回路４の設定を記述したファームウェアとしてＲＯＭ８に書き込まれている。従って、ステップＳ２４のシステムバスの切り替えは、具体的には図７に示すようなシーケンスとなる。まず、書き込まれたファームウェアは、ＲＯＭ８からシステムバス切り替え用レジスタ制御回路４の設定としてＣＰＵ７により読み出される（ステップＳ３１）。ＣＰＵ７は、読み出した設定をシステムバス切り替え用レジスタ制御回路４に設定する（ステップＳ３２）。これによりシステムバス切り替え用レジスタ制御回路４は、システムバス切り替え機能回路２１および２２を切り替えてシステムバスを切り替える。

本実施形態にかかるシステムバスブリッジ回路１は、例えば、図１５に示すＳＳＤ（Solid State Drive）において使用することができる。図１５は、ＳＳＤの構成例を示すブロック図である。図示するように、ＳＳＤ２は、パーソナルコンピュータなどのホスト装置にＳＡＴＡインタフェースなどの通信規格で接続され、ホスト装置の外部メモリとして機能する。ＳＳＤ２は、ホスト装置から書き込み要求されたデータを記憶する不揮発性メモリであるＮＡＮＤフラッシュメモリ３と、ホスト装置とＮＡＮＤフラッシュメモリ３との間のデータ転送を制御する転送コントローラとしてのＳＳＤコントローラ８０と、ＳＳＤコントローラ８０によりデータ転送のためのバッファ領域として使用される揮発性メモリであるＤＲＡＭ７４と、を備えている。なお、ＤＲＡＭ７４は必須ではなく、ＳＳＤコントローラ８０内部に設けたＳＲＡＭ（図示せず）などの揮発性メモリをバッファ領域として使用してもよい。

ＳＳＤコントローラ８０は、システムバス７０を備えており、システムバス７０には、ＳＳＤコントローラ８０全体を制御するＣＰＵ７、ＮＡＮＤフラッシュメモリ３に記憶された各管理プログラム（ファームウエア）をブートするブート用プログラムなどが格納されたＲＯＭ８、ＤＲＡＭ７４に対するリード／ライト制御を実行するＤＲＡＭコントローラ７１、ＳＡＴＡインタフェースを介してホスト装置との間でデータを送受信するＳＡＴＡコントローラ（ＳＡＴＡインタフェースコントローラ）７２、ＥＣＣ（エラー訂正回路）７３、およびＮＡＮＤフラッシュメモリ３を制御するＮＡＮＤコントローラ７５が接続されている。

図１５のシステムバス７０に接続されたこれらの構成要素のいずれの２つでも、図１のマスター５およびスレーブ６として選択可能である。例えば、図１５のＣＰＵ７が図１のマスター５、図１５のＮＡＮＤコントローラ７５が図１のスレーブ６となっていて、その間の図１５のシステムバス７０として図１のシステムバスブリッジ回路１が機能する。図１５に示したシステムバス７０は抽象化されたものであり、実際はシステムバス７０に接続された２つの構成要素間は図１のシステムバスブリッジ回路１などによりマスター５およびスレーブ６が１対１になるように物理的に接続されている。マスター５およびスレーブ６としてどのような構成要素の組を選択したとしても、図１のＣＰＵ７およびＲＯＭ８が実行するシステムバスの切り替えのシーケンスは、図１５のＣＰＵ７およびＲＯＭ８が実行する。

従って、図１に示した半導体装置１００の構成は、図８に示すように複数のシステムバスブリッジ回路０、１…Ｎを介して、複数のマスター５０、５１…５Ｎおよび複数のスレーブ６０、６１…６Ｎを備えた、複数のマスター−スレーブの組からなる半導体装置１０１に拡張することができる。

以上説明したように、本実施形態においてはマスターとスレーブをデータ信号、制御信号等を送受信するために構成されたシステムバスで接続したシステムにおいて、マスターとスレーブ間のシステムバスのタイミングパス遅延が所定のサイクルよりも長い場合、データ保持回路を介した経路に切り替えることで、所定サイクル内のタイミングパス遅延となるシステムバスブリッジ回路を用いる。これにより、システムバスのハードウェア設計反復を低減し、タイミングクロージャのＴＡＴ（Turn Around Time)の短縮が可能となる。

（第２の実施形態）
タイミングパス遅延が、動作周波数の１サイクルより大きく２サイクル以下の場合は、第１の実施形態で説明したようにシステムバス上にデータ保持回路が１つあればよいが、タイミングパス遅延が２サイクルより大きくなると対応できなくなる。その場合は、第１の実施形態の図１で示したシステムバスブリッジ回路１を直列に複数接続し、図９に示すようにシステムバスブリッジ回路１−１および１−２を備えるようにすればよい。図９に示した構成においては、マスター５−スレーブ６間のタイミングパス遅延が動作周波数の１サイクルより大きく２サイクル以下の場合は、システムバスブリッジ回路１−１あるいは１−２のいずれか一方でデータ保持回路を備えたシステムバスの往路及び復路を選択すればよい。タイミングパス遅延が動作周波数の２サイクルより大きく３サイクル以下の場合は、システムバスブリッジ回路１−１および１−２の両方でデータ保持回路を備えたシステムバスの往路及び復路を選択する。タイミングパス遅延が動作周波数の３サイクルより大きくなる場合は、システムバスブリッジ回路の直列段数をさらに増やせばよい。複数直列したシステムバスブリッジ回路を介したマスター５１−スレーブ６１の組を含んだ複数のマスター−スレーブの組からなる構成の一例を図１０に示す。

また、２サイクルより大きいタイミングパス遅延に対しては、図１１に示すように、１つのシステムバスブリッジ回路が備える往路のシステムバス１１ｂの途中に二つのデータ保持回路３１−１、３１−２を直列して配置し、復路のシステムバス１２ｂの途中にも二つのデータ保持回路３２−１、３２−２を直列して配置した構成にしてシステムバスの切り替えが可能な構成にしてもよい。

（第３の実施形態）
マスター−スレーブ間のデータ転送については、１つのデータ送信毎に送達確認（ＡＣＫ）を受け取るシングル転送の場合と連続したアドレスのデータを連続転送するバースト転送の場合がある。第１の実施形態で示したシステムバスブリッジ回路１においてバースト転送をそのまま実行すると、スループットの低下を招く。これを抑制するため本実施形態においては、図１２の半導体装置２００に示すように、システムバスブリッジ回路１のデータ保持回路３１のスレーブ６側のシステムバス１１ｂ上にアドレス先読み機能を備えたアドレスインクリメント回路９をさらに設ける。システムバスブリッジ回路１は、上述したように１つ以上のデータ保持回路を直列に接続することでパイプライン化されている。アドレスインクリメント回路９には、データ保持回路の直列段数をパイプライン段数信号として入力することでパイプライン化に対応させる。

図１２の半導体装置２００の動作の一例を、図１３に示す信号のタイミングチャートを用いて説明する。ここではタイミングパス遅延の存在により、システムバス１１ｂおよびシステムバス１２ｂが選択されているとする。

マスター５からシステムバスブリッジ回路１へは、往路入力端子１１ｃに図１３の「マスターＯｕｔｐｕｔ」の「リクエスト信号」、「アドレス信号」、「バーストorシングル信号」が送信される。「リクエスト信号」としてはリードリクエスト（読み出し要求）を示す「Ｒ＿ＲＥＱ」が送られ、「アドレス信号」としては読み出しアドレスが送られる。「バーストorシングル信号」ではデータ転送形式がバースト転送かシングル転送かが示されるが、この例ではこの読み出し要求がバースト読み出しであることを示す「ＢＳＴ」が送られる。システムバスブリッジ回路１からマスター５へは、復路出力端子１２ｄに図１３の「バスブリッジからマスターへのＯｕｔｐｕｔ」の「レスポンス信号」および「データ信号」が送信される。この例では、「マスターＯｕｔｐｕｔ」の「アドレス信号」の「Ａ０」がサイクル１で送られたものの、次のサイクル２では「バスブリッジからマスターへのＯｕｔｐｕｔ」の「データ信号」にはアドレス「Ａ０」に対応するデータ「Ｄ０」は送信されておらず、「レスポンス信号」には「ＮＲ」（No Response)が送られている。

システムバスブリッジ回路１からスレーブ６へは、往路出力端子１１ｄに図１３の「バスブリッジからスレーブへのＯｕｔｐｕｔ」の「リクエスト信号」、「アドレス信号」、「バーストorシングル信号」が送信される。これらの信号は、データ保持回路３１の出力がアドレスインクリメント回路９を経た出力である。データ保持回路３１を経ているので１サイクルタイミングが遅れてサイクル２以降、「マスターＯｕｔｐｕｔ」の「リクエスト信号」および「バーストorシングル信号」と全く同じ信号系列が「リクエスト信号」および「バーストorシングル信号」から送信される。しかし、「アドレス信号」は、サイクル２で「Ａ０」を送信した次のサイクル以降はアドレスインクリメント回路９によるアドレス先読み機能によりアドレスがインクリメントされ、「Ａ１」「Ａ２」「Ａ３」・・・と自動的にアドレス先読み指示がスレーブ６へ送信される。

これに応じて、スレーブ６はシステムバスブリッジ回路１へ復路入力端子１２ｃから図１３の「スレーブＯｕｔｐｕｔ」の「レスポンス信号」および「データ信号」を送信する。具体的には、「レスポンス信号」はサイクル３から「Ｒ」（Response)を送り続け、同時に「データ信号」はサイクル３から「Ｄ０」「Ｄ１」「Ｄ２」「Ｄ３」・・・と求められたデータを連続送信する。「スレーブＯｕｔｐｕｔ」の「レスポンス信号」、「データ信号」は、データ保持回路３２を経て１サイクル後のサイクル４から「バスブリッジからマスターへのＯｕｔｐｕｔ」の「レスポンス信号」および「データ信号」としてそのままマスター５に返信される。アドレスインクリメント回路９は、この例で示したバースト転送のときのみアドレスインクリメントを実行するようにしてもよいし、バースト転送、シングル転送を問わず自動的にアドレスインクリメントを実行するようにしてもよい。

以上説明したように、半導体装置２００のシステムバスブリッジ回路１によりタイミングパス遅延のタイミングクロージャを実行した上でバースト転送における投機的なアドレス先読みも可能となる。

また、図１２に示した半導体装置２００の構成は、図１４に示すように複数のシステムバスブリッジ回路０、１…Ｎを介して、複数のマスター５０、５１…５Ｎおよび複数のスレーブ６０、６１…６Ｎを備えた、複数のマスター−スレーブの組からなる半導体装置２０１に拡張することができる。さらに、図１４のシステムバスブリッジ回路Ｎは２つのデータ保持回路３１Ｎ−１および３１Ｎ−２を備えているので、アドレスインクリメント回路９Ｎのアドレスインクリメントは図１２のアドレスインクリメント回路９の倍の２アドレス分とすればよい。

なお、第２及び第３の実施形態において説明した、マスター５−スレーブ６の組、および複数のマスター５０、５１…５Ｎおよび複数のスレーブ６０、６１…６Ｎからなる複数のマスター−スレーブの組としては、例えば図１５のシステムバス７０に接続された構成要素のいずれの２つを選択してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ システムバスブリッジ回路、２ ＳＳＤ、３ ＮＡＮＤフラッシュメモリ、４ システムバス切り替え用レジスタ制御回路、５ マスター、６ スレーブ、７ ＣＰＵ、８ ＲＯＭ、９ アドレスインクリメント回路、１１ａ，１１ｂ システムバス、２１，２２ システムバス切り替え機能回路、１００、１０１、２００、２０１ 半導体装置。

Claims (10)

1. 往路入力端子に一端が接続された第１往路システムバスと、
   前記往路入力端子に一端が接続された第２往路システムバスと、
   前記第２往路システムバスに設置された往路データ保持手段と、
   前記第１往路システムバスの他端と前記第２往路システムバスの他端とのいずれか一方を往路出力端子に接続する往路切り替え手段と、
   復路入力端子に一端が接続された第１復路システムバスと、
   前記復路入力端子に一端が接続された第２復路システムバスと、
   前記第２復路システムバスに設置された復路データ保持手段と、
   前記第１復路システムバスの他端と前記第２復路システムバスの他端とのいずれか一方を復路出力端子に接続する復路切り替え手段と、
   を有するバス回路と、
   前記第１往路システムバスの他端が前記往路出力端子に接続し且つ前記第１復路システムバスの他端が前記復路出力端子に接続した第１接続状態と、前記第２往路システムバスの他端が前記往路出力端子に接続し且つ前記第２復路システムバスの他端が前記復路出力端子に接続した第２接続状態と、のいずれか一方の設定状態が記憶された記憶手段と、
   前記設定状態に基づいて、前記往路切り替え手段および前記復路切り替え手段を前記第１接続状態或いは前記第２接続状態となるように制御する制御手段と、
   を備えることを特徴とする半導体装置。
2. 第２往路入力端子に一端が接続された第３往路システムバスと、
   前記第２往路入力端子に一端が接続された第４往路システムバスと、
   前記第４往路システムバスに設置された第２往路データ保持手段と、
   前記第３往路システムバスの他端と前記第４往路システムバスの他端とのいずれか一方を第２往路出力端子に接続する第２往路切り替え手段と、
   第２復路入力端子に一端が接続された第３復路システムバスと、
   前記第２復路入力端子に一端が接続された第４復路システムバスと、
   前記第４復路システムバスに設置された第２復路データ保持手段と、
   前記第３復路システムバスの他端と前記第４復路システムバスの他端とのいずれか一方を第２復路出力端子に接続する第２復路切り替え手段と、
   を有する第２バス回路をさらに備え、
   前記記憶手段は、前記第３往路システムバスの他端が前記第２往路出力端子に接続し且つ前記第３復路システムバスの他端が前記第２復路出力端子に接続した第３接続状態と、前記第４往路システムバスの他端が前記第２往路出力端子に接続し且つ前記第４復路システムバスの他端が前記第２復路出力端子に接続した第４接続状態と、のいずれか一方の第２設定状態をさらに記憶し、
   前記制御手段は、前記第２設定状態に基づいて、前記第２往路切り替え手段および前記第２復路切り替え手段を前記第３接続状態或いは前記第４接続状態となるように制御する
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第２往路システムバスに前記往路データ保持手段の出力が入力される往路データ第２保持手段と、
   前記第２復路システムバスに前記復路データ保持手段の出力が入力される復路データ第２保持手段と、
   をさらに備えることを特徴とする請求項１に記載の半導体装置。
4. 前記第２往路システムバスに前記往路データ保持手段からのアドレス信号のアドレスをインクリメントするアドレスインクリメント手段をさらに備える
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記第２往路システムバスに前記往路データ第２保持手段からのアドレス信号のアドレスをインクリメントするアドレスインクリメント手段をさらに備える
   ことを特徴とする請求項３に記載の半導体装置。
6. 前記往路出力端子は前記第２往路入力端子に接続され、
   前記復路入力端子は前記第２復路出力端子に接続されている
   ことを特徴とする請求項２に記載の半導体装置。
7. 前記往路入力端子および前記復路出力端子それぞれに接続されたマスターと、
   前記往路出力端子および前記復路入力端子それぞれに接続されたスレーブと、
   をさらに備えることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
8. 前記第２往路入力端子および前記第２復路出力端子それぞれに接続された第２マスターと、
   前記第２往路出力端子および前記第２復路入力端子それぞれに接続された第２スレーブと、
   をさらに備えることを特徴とする請求項２に記載の半導体装置。
9. 前記往路入力端子および前記復路出力端子それぞれに接続されたマスターと、
   前記第２往路出力端子および前記第２復路入力端子それぞれに接続されたスレーブと、
   をさらに備えることを特徴とする請求項６に記載の半導体装置。
10. 前記マスターおよび前記スレーブは、前記記憶手段、前記制御手段、ＮＡＮＤコントローラ、ＤＲＡＭコントローラ、およびＳＡＴＡコントローラのいずれか２つである
    ことを特徴とする請求項７または９に記載の半導体装置。

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