JPH10187599A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH10187599A JPH10187599A JP30548197A JP30548197A JPH10187599A JP H10187599 A JPH10187599 A JP H10187599A JP 30548197 A JP30548197 A JP 30548197A JP 30548197 A JP30548197 A JP 30548197A JP H10187599 A JPH10187599 A JP H10187599A
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Abstract
(57)【要約】
【課題】 信号処理に必要とされる制御用プロセッサお
よび信号処理用プロセッサ間のデータ受渡しを円滑に実
施することができるデジタル信号処理装置を提供する。 【解決手段】 セレクタ制御装置１０３は、ＣＰＵ１０
１による制御の下、ＲＡＭ１２0〜１２m-1のうち任意の
ものをＣＰＵ１０１またはＤＳＰ１０２に接続する。Ｃ
ＰＵ１０１は、セレクタ制御装置１０３により、ＲＡＭ
を順次接続してＤＳＰ１０２に転送すべきデータを書込
み、書込みを終えたＲＡＭをＤＳＰ１０２に接続し、こ
のＲＡＭ内のデータ処理をＤＳＰ１０２に指令する。
よび信号処理用プロセッサ間のデータ受渡しを円滑に実
施することができるデジタル信号処理装置を提供する。 【解決手段】 セレクタ制御装置１０３は、ＣＰＵ１０
１による制御の下、ＲＡＭ１２0〜１２m-1のうち任意の
ものをＣＰＵ１０１またはＤＳＰ１０２に接続する。Ｃ
ＰＵ１０１は、セレクタ制御装置１０３により、ＲＡＭ
を順次接続してＤＳＰ１０２に転送すべきデータを書込
み、書込みを終えたＲＡＭをＤＳＰ１０２に接続し、こ
のＲＡＭ内のデータ処理をＤＳＰ１０２に指令する。
Description
【０００１】
【発明の属する技術分野】この発明は、制御用プロセッ
サとこの制御用プロセッサによる制御の下で信号処理を
行う信号処理用プロセッサとを有するデジタル信号処理
装置に関する。
サとこの制御用プロセッサによる制御の下で信号処理を
行う信号処理用プロセッサとを有するデジタル信号処理
装置に関する。
【０００２】
【従来の技術】ＤＳＰ（Digital Signal Processor）
は、乗加算処理を高速実行することが可能な信号処理専
用のプロセッサである。最近では、高機能化を図るた
め、ＤＳＰに制御用のプロセッサを接続し、この制御用
プロセッサによる制御の下でＤＳＰに信号処理を行わせ
るようにした多重プロセッサ型のデジタル信号処理装置
が提供されている。図６はこの種のデジタル信号処理装
置の構成例を示すものである。このデジタル信号処理装
置は、制御用プロセッサたるＣＰＵ（Central Procesin
g Unit)１と、信号処理を専ら行うＤＳＰ２とを有して
いる。また、各プロセッサにおける制御情報あるいは演
算処理用の情報を記憶するため、ＣＰＵ１にはＲＡＭ
（Random Access Memory）３が、ＤＳＰ２にはＲＡＭ４
が接続されている。
は、乗加算処理を高速実行することが可能な信号処理専
用のプロセッサである。最近では、高機能化を図るた
め、ＤＳＰに制御用のプロセッサを接続し、この制御用
プロセッサによる制御の下でＤＳＰに信号処理を行わせ
るようにした多重プロセッサ型のデジタル信号処理装置
が提供されている。図６はこの種のデジタル信号処理装
置の構成例を示すものである。このデジタル信号処理装
置は、制御用プロセッサたるＣＰＵ（Central Procesin
g Unit)１と、信号処理を専ら行うＤＳＰ２とを有して
いる。また、各プロセッサにおける制御情報あるいは演
算処理用の情報を記憶するため、ＣＰＵ１にはＲＡＭ
（Random Access Memory）３が、ＤＳＰ２にはＲＡＭ４
が接続されている。
【０００３】このデジタル信号処理装置においては、Ｃ
ＰＵ１による制御の下、ＤＳＰ２により種々の信号処理
が行われる。その際に、ＤＳＰ２が行う信号処理のため
の情報（例えばプログラム）および信号処理の対象とな
る信号はＣＰＵ１からＤＳＰ２へ供給される。
ＰＵ１による制御の下、ＤＳＰ２により種々の信号処理
が行われる。その際に、ＤＳＰ２が行う信号処理のため
の情報（例えばプログラム）および信号処理の対象とな
る信号はＣＰＵ１からＤＳＰ２へ供給される。
【０００４】このようなＣＰＵ１とＤＳＰ２との間のデ
ータの授受を行うため、ＣＰＵ１およびＤＳＰ２間に
は、ＲＡＭ５およびＲＡＭ６が設けられており、ＤＳＰ
２が必要とする情報はこれらのＲＡＭを介してＣＰＵ１
から供給される。
ータの授受を行うため、ＣＰＵ１およびＤＳＰ２間に
は、ＲＡＭ５およびＲＡＭ６が設けられており、ＤＳＰ
２が必要とする情報はこれらのＲＡＭを介してＣＰＵ１
から供給される。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来のデジタル信号処理装置においては、既に述べた通り
ＤＳＰ２により多様な信号処理を行うことができるが、
この信号処理の内容によっては、大量の情報をＣＰＵ１
からＤＳＰ２へ転送する必要が生じる場合がある。しか
しながら、データ受渡し用のＲＡＭ５および６の記憶容
量にも限りがあるため、各プロセッサ間で転送すべきデ
ータによってＲＡＭ５および６の全記憶エリアが使用さ
れてしまった場合には、もはや新たなデータの転送を行
うことができず、最悪の場合には、目的とする信号処理
の実行に支障を来すことになる。このように従来のデジ
タル信号処理装置は、実行可能な信号処理の種類がデー
タ受渡し用のＲＡＭの容量の制約を受けるという問題が
あったのである。また、従来のデジタル信号処理装置に
おいて、上述のようにしてデータ転送が滞ると、データ
転送元であるプロセッサは、データ受渡し用のＲＡＭが
使用可能になるまで待機しなければならず、システム全
体としての効率低下の原因となっていた。
来のデジタル信号処理装置においては、既に述べた通り
ＤＳＰ２により多様な信号処理を行うことができるが、
この信号処理の内容によっては、大量の情報をＣＰＵ１
からＤＳＰ２へ転送する必要が生じる場合がある。しか
しながら、データ受渡し用のＲＡＭ５および６の記憶容
量にも限りがあるため、各プロセッサ間で転送すべきデ
ータによってＲＡＭ５および６の全記憶エリアが使用さ
れてしまった場合には、もはや新たなデータの転送を行
うことができず、最悪の場合には、目的とする信号処理
の実行に支障を来すことになる。このように従来のデジ
タル信号処理装置は、実行可能な信号処理の種類がデー
タ受渡し用のＲＡＭの容量の制約を受けるという問題が
あったのである。また、従来のデジタル信号処理装置に
おいて、上述のようにしてデータ転送が滞ると、データ
転送元であるプロセッサは、データ受渡し用のＲＡＭが
使用可能になるまで待機しなければならず、システム全
体としての効率低下の原因となっていた。
【０００６】この発明は、以上説明した事情に鑑みてな
されたものであり、メモリ容量の制約を受けることな
く、制御用プロセッサおよび信号処理用プロセッサ間の
データ受渡しを自在に行うことができるデジタル信号処
理装置を提供することを目的としている。
されたものであり、メモリ容量の制約を受けることな
く、制御用プロセッサおよび信号処理用プロセッサ間の
データ受渡しを自在に行うことができるデジタル信号処
理装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
制御用プロセッサと、前記制御用プロセッサによる制御
の下で信号処理を行う信号処理用プロセッサと、複数の
記憶ブロックを有する記憶手段と、前記制御用プロセッ
サからの指令に従って前記記憶手段の前記記憶ブロック
の各々を前記制御用プロセッサまたは前記信号処理用プ
ロセッサに接続する接続手段とを具備することを特徴と
するデジタル信号処理装置を要旨とする。請求項２に係
る発明は、前記記憶手段は、１または複数のＲＡＭによ
って構成され、前記各記憶ブロックは、前記１または複
数のＲＡＭの中に設定されていることを特徴とする請求
項１に記載のデジタル信号処理装置を要旨とする。
制御用プロセッサと、前記制御用プロセッサによる制御
の下で信号処理を行う信号処理用プロセッサと、複数の
記憶ブロックを有する記憶手段と、前記制御用プロセッ
サからの指令に従って前記記憶手段の前記記憶ブロック
の各々を前記制御用プロセッサまたは前記信号処理用プ
ロセッサに接続する接続手段とを具備することを特徴と
するデジタル信号処理装置を要旨とする。請求項２に係
る発明は、前記記憶手段は、１または複数のＲＡＭによ
って構成され、前記各記憶ブロックは、前記１または複
数のＲＡＭの中に設定されていることを特徴とする請求
項１に記載のデジタル信号処理装置を要旨とする。
【０００８】請求項３に係る発明は、前記記憶手段の前
記各記憶ブロックは、各々個別のＲＡＭによって構成さ
れていることを特徴とする請求項１に記載のデジタル信
号処理装置を要旨とする。請求項４に係る発明は、前記
制御用プロセッサは、前記信号処理用プロセッサに転送
すべきデータがある場合に、前記接続手段により、前記
記憶手段の前記各記憶ブロックのうち一つの記憶ブロッ
クを当該制御用プロセッサに接続し、当該記憶ブロック
にデータを格納した後、前記接続手段により、当該記憶
ブロックを前記信号処理用プロセッサに接続し、当該記
憶ブロック内のデータの処理の開始を前記信号処理用プ
ロセッサに指令し、この指令後、前記信号処理用プロセ
ッサに転送すべきデータが残存しており、かつ、前記記
憶手段に使用可能な記憶ブロックがある場合に、前記接
続手段により、前記使用可能な記憶ブロックのうち一つ
の記憶ブロックを当該制御用プロセッサに接続し、当該
記憶ブロックに対するデータの格納を開始することを特
徴とする請求項１ないし３いずれかに記載のデジタル信
号処理装置を要旨とする。
記各記憶ブロックは、各々個別のＲＡＭによって構成さ
れていることを特徴とする請求項１に記載のデジタル信
号処理装置を要旨とする。請求項４に係る発明は、前記
制御用プロセッサは、前記信号処理用プロセッサに転送
すべきデータがある場合に、前記接続手段により、前記
記憶手段の前記各記憶ブロックのうち一つの記憶ブロッ
クを当該制御用プロセッサに接続し、当該記憶ブロック
にデータを格納した後、前記接続手段により、当該記憶
ブロックを前記信号処理用プロセッサに接続し、当該記
憶ブロック内のデータの処理の開始を前記信号処理用プ
ロセッサに指令し、この指令後、前記信号処理用プロセ
ッサに転送すべきデータが残存しており、かつ、前記記
憶手段に使用可能な記憶ブロックがある場合に、前記接
続手段により、前記使用可能な記憶ブロックのうち一つ
の記憶ブロックを当該制御用プロセッサに接続し、当該
記憶ブロックに対するデータの格納を開始することを特
徴とする請求項１ないし３いずれかに記載のデジタル信
号処理装置を要旨とする。
【０００９】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００１０】図１はこの発明の一実施形態であるデジタ
ル信号処理装置の構成を示すブロック図である。本実施
形態に係るデジタル信号処理装置は、ＣＰＵ１０１およ
びＤＳＰ１０２と、これらの２個のプロセッサによって
使用されるｎ個のＲＯＭ（Read Only Memory）１１0〜
１１n-1、ｍ個のＲＡＭ１２0〜１２m-1およびｋ個のＩ
／Ｏ装置１３0〜１３k-1を有している。
ル信号処理装置の構成を示すブロック図である。本実施
形態に係るデジタル信号処理装置は、ＣＰＵ１０１およ
びＤＳＰ１０２と、これらの２個のプロセッサによって
使用されるｎ個のＲＯＭ（Read Only Memory）１１0〜
１１n-1、ｍ個のＲＡＭ１２0〜１２m-1およびｋ個のＩ
／Ｏ装置１３0〜１３k-1を有している。
【００１１】前掲図６に提示の従来のデジタル信号処理
装置においては、ＲＡＭ３はＣＰＵ１の作業用ＲＡＭ、
ＲＡＭ４はＤＳＰ２の作業用ＲＡＭ、ＲＡＭ５および６
はＣＰＵ１およびＤＳＰ２間のデータ受渡し用ＲＡＭと
いうように各ＲＡＭが各々固定された役割を有してい
た。
装置においては、ＲＡＭ３はＣＰＵ１の作業用ＲＡＭ、
ＲＡＭ４はＤＳＰ２の作業用ＲＡＭ、ＲＡＭ５および６
はＣＰＵ１およびＤＳＰ２間のデータ受渡し用ＲＡＭと
いうように各ＲＡＭが各々固定された役割を有してい
た。
【００１２】これに対し、本実施形態に係るデジタル信
号処理装置におけるＲＡＭ１２0〜１２m-1は、各々の役
割が固定されておらず、いずれのＲＡＭも、ある時はＣ
ＰＵ１０１の作業用のＲＡＭ、ある時はＤＳＰ１０２の
作業用のＲＡＭ、ある時はＣＰＵ１０１およびＤＳＰ１
０２間のデータ受渡し用のＲＡＭという具合に、臨機応
変にその役割を切り換えることができるように構成され
ている。
号処理装置におけるＲＡＭ１２0〜１２m-1は、各々の役
割が固定されておらず、いずれのＲＡＭも、ある時はＣ
ＰＵ１０１の作業用のＲＡＭ、ある時はＤＳＰ１０２の
作業用のＲＡＭ、ある時はＣＰＵ１０１およびＤＳＰ１
０２間のデータ受渡し用のＲＡＭという具合に、臨機応
変にその役割を切り換えることができるように構成され
ている。
【００１３】また、本実施形態においては、さらにシス
テムの柔軟性を優れたものとするため、ＲＯＭ１１0〜
１１n-1およびＩ／Ｏ装置１３0〜１３k-1についても各
々の役割を自由に切り換え得るような構成となってい
る。
テムの柔軟性を優れたものとするため、ＲＯＭ１１0〜
１１n-1およびＩ／Ｏ装置１３0〜１３k-1についても各
々の役割を自由に切り換え得るような構成となってい
る。
【００１４】本実施形態において、ＲＯＭ１１0〜１１
n-1、ＲＡＭ１２0〜１２m-1およびＩ／Ｏ装置１３0〜１
３k-1の各々の役割の切り換えは、これらとＣＰＵ１０
１およびＤＳＰ１０２との接続関係を切り換えることに
より行っている。ここで、この接続関係の切り換えのた
めの構成について説明する。
n-1、ＲＡＭ１２0〜１２m-1およびＩ／Ｏ装置１３0〜１
３k-1の各々の役割の切り換えは、これらとＣＰＵ１０
１およびＤＳＰ１０２との接続関係を切り換えることに
より行っている。ここで、この接続関係の切り換えのた
めの構成について説明する。
【００１５】まず、ＣＰＵ１０１は、ＣＰＵプログラム
データバス４１およびＣＰＵアドレスバス７１に接続さ
れており、例えば任意のＲＡＭのアクセスを行う場合に
はＣＰＵアドレスバス７１に目的とするアドレスを出力
し、ＣＰＵプログラムデータバス４１を介して当該ＲＡ
Ｍとの間でデータの授受を行う。ＲＯＭ、Ｉ／Ｏ装置の
アクセスを行う場合も同様である。また、ＤＳＰ１０２
は、ＤＳＰアドレスバス８１に接続されると共にセレク
タ１０２Ｓを介してＤＳＰプログラムバス５１およびＤ
ＳＰデータバス６１に接続されており、ＲＡＭ、ＲＯＭ
あるいはＩ／Ｏのアクセスを行う場合には、これらの各
バスを使用し、アドレスの送出およびデータ等の授受を
行う。
データバス４１およびＣＰＵアドレスバス７１に接続さ
れており、例えば任意のＲＡＭのアクセスを行う場合に
はＣＰＵアドレスバス７１に目的とするアドレスを出力
し、ＣＰＵプログラムデータバス４１を介して当該ＲＡ
Ｍとの間でデータの授受を行う。ＲＯＭ、Ｉ／Ｏ装置の
アクセスを行う場合も同様である。また、ＤＳＰ１０２
は、ＤＳＰアドレスバス８１に接続されると共にセレク
タ１０２Ｓを介してＤＳＰプログラムバス５１およびＤ
ＳＰデータバス６１に接続されており、ＲＡＭ、ＲＯＭ
あるいはＩ／Ｏのアクセスを行う場合には、これらの各
バスを使用し、アドレスの送出およびデータ等の授受を
行う。
【００１６】このようにＣＰＵ１０１およびＤＳＰ１０
２は、各々に対応して設けられたバスを使用し、ＲＡＭ
等のアクセスを行うものであるが、本実施形態において
は、各バスを介してアクセスを受けるＲＯＭ１１0〜１
１n-1、ＲＡＭ１２0〜１２m-1およびＩ／Ｏ装置１３0〜
１３k-1の各々に対し、データバスまたはプログラムバ
スを選択するためのセレクタ２１0〜２１n-1、２２0〜
２２m-1および２３0〜２３k-1と、アドレスバスを選択
するためのセレクタ３１0〜３１n-1、３２0〜３２m-1お
よび３３0〜３３k-1が図示のように設けられている。そ
して、セレクタ制御装置１０３は、ＣＰＵ１０１による
制御の下、これらの各セレクタに対しセレクタ制御信号
を供給し、ＲＯＭ１１0〜１１n-1、ＲＡＭ１２0〜１２
m-1およびＩ／Ｏ装置１３0〜１３k-1の各々をいずれの
バスに接続するか、すなわち、ＣＰＵ１０１またはＤＳ
Ｐ１０２のいずれに接続するかの個別的な切り換えを行
う。
２は、各々に対応して設けられたバスを使用し、ＲＡＭ
等のアクセスを行うものであるが、本実施形態において
は、各バスを介してアクセスを受けるＲＯＭ１１0〜１
１n-1、ＲＡＭ１２0〜１２m-1およびＩ／Ｏ装置１３0〜
１３k-1の各々に対し、データバスまたはプログラムバ
スを選択するためのセレクタ２１0〜２１n-1、２２0〜
２２m-1および２３0〜２３k-1と、アドレスバスを選択
するためのセレクタ３１0〜３１n-1、３２0〜３２m-1お
よび３３0〜３３k-1が図示のように設けられている。そ
して、セレクタ制御装置１０３は、ＣＰＵ１０１による
制御の下、これらの各セレクタに対しセレクタ制御信号
を供給し、ＲＯＭ１１0〜１１n-1、ＲＡＭ１２0〜１２
m-1およびＩ／Ｏ装置１３0〜１３k-1の各々をいずれの
バスに接続するか、すなわち、ＣＰＵ１０１またはＤＳ
Ｐ１０２のいずれに接続するかの個別的な切り換えを行
う。
【００１７】図２は、ＲＡＭ１２0に関連した部分を例
に、以上説明した接続関係の切り換えのための構成を詳
細に示したものである。なお、ＲＡＭ１２0以外のＲＡ
Ｍ、ＲＯＭ、Ｉ／Ｏ装置に関しても、図示のものと同様
な構成の回路が設けられている。
に、以上説明した接続関係の切り換えのための構成を詳
細に示したものである。なお、ＲＡＭ１２0以外のＲＡ
Ｍ、ＲＯＭ、Ｉ／Ｏ装置に関しても、図示のものと同様
な構成の回路が設けられている。
【００１８】図２において、セレクタ１３１および１３
２は、図１におけるセレクタ３２0に対応しており、セ
レクタ１３１は上位アドレス用、セレクタ１３２は下位
アドレス用として設けられたものである。これらのセレ
クタは、セレクタ制御装置１０３（図１）から供給され
る共通のセレクタ制御信号に従ってＣＰＵアドレスバス
７１またはＤＳＰアドレスバス８１のいずれかを選択
し、セレクタ１３１は選択したアドレスバスに出力され
た上位アドレスをアドレスデコーダ１２０に供給し、セ
レクタ１３２は同アドレスバスに出力された下位アドレ
スをＲＡＭ１２0のアドレス端子に供給する。アドレス
デコータ１２０は、セレクタ１３１から供給された上位
アドレスがＲＡＭ１２0に対応したものである場合に
は、ＲＡＭ１２0のチップセレクト端子ＣＳにチップセ
レクト信号を供給する。
２は、図１におけるセレクタ３２0に対応しており、セ
レクタ１３１は上位アドレス用、セレクタ１３２は下位
アドレス用として設けられたものである。これらのセレ
クタは、セレクタ制御装置１０３（図１）から供給され
る共通のセレクタ制御信号に従ってＣＰＵアドレスバス
７１またはＤＳＰアドレスバス８１のいずれかを選択
し、セレクタ１３１は選択したアドレスバスに出力され
た上位アドレスをアドレスデコーダ１２０に供給し、セ
レクタ１３２は同アドレスバスに出力された下位アドレ
スをＲＡＭ１２0のアドレス端子に供給する。アドレス
デコータ１２０は、セレクタ１３１から供給された上位
アドレスがＲＡＭ１２0に対応したものである場合に
は、ＲＡＭ１２0のチップセレクト端子ＣＳにチップセ
レクト信号を供給する。
【００１９】一方、セレクタ１３３は、以上のアドレス
指定がなされることによりＲＡＭ１２0から読み出され
るデータをＣＰＵプログラムデータバス４１またはＤＳ
Ｐデータバス６１のいずれかに出力する手段であり、図
１におけるセレクタ２２0の一部をなすものである。な
お、ＣＰＵプログラムデータバス４１またはＤＳＰデー
タバス６１に各々接続されたセレクタ１３３の各出力部
は、３ステートタイプのバッファによって構成されてお
り、各々データの出力を行わない場合には、同じバスに
接続された他のセレクタのデータ出力動作を妨げること
のないようハイインピーダンス状態とされる。
指定がなされることによりＲＡＭ１２0から読み出され
るデータをＣＰＵプログラムデータバス４１またはＤＳ
Ｐデータバス６１のいずれかに出力する手段であり、図
１におけるセレクタ２２0の一部をなすものである。な
お、ＣＰＵプログラムデータバス４１またはＤＳＰデー
タバス６１に各々接続されたセレクタ１３３の各出力部
は、３ステートタイプのバッファによって構成されてお
り、各々データの出力を行わない場合には、同じバスに
接続された他のセレクタのデータ出力動作を妨げること
のないようハイインピーダンス状態とされる。
【００２０】セレクタ１３３におけるデータの出力先の
選択は、セレクタ１３１および１３２に供給されるもの
と同じセレクタ選択信号に従って行われる。従って、セ
レクタ１３３は、セレクタ１３１および１３２と連動し
て切り換えられ、セレクタ１３１および１３２によって
ＣＰＵアドレスバス７１が選択される場合にはセレクタ
１３３によってＣＰＵプログラムデータバス４１が選択
され、セレクタ１３１および１３２によってＤＳＰアド
レスバス８１が選択される場合にはセレクタ１３３によ
ってＤＳＰデータバス６１が選択される。なお、図示は
省略したが、ＲＡＭ１２0に対するデータ書込みの際
に、ＣＰＵプログラムデータバス４１またはＤＳＰデー
タバス６１データのいずれかを書込みデータの供給元と
して選択するセレクタも設けられている。
選択は、セレクタ１３１および１３２に供給されるもの
と同じセレクタ選択信号に従って行われる。従って、セ
レクタ１３３は、セレクタ１３１および１３２と連動し
て切り換えられ、セレクタ１３１および１３２によって
ＣＰＵアドレスバス７１が選択される場合にはセレクタ
１３３によってＣＰＵプログラムデータバス４１が選択
され、セレクタ１３１および１３２によってＤＳＰアド
レスバス８１が選択される場合にはセレクタ１３３によ
ってＤＳＰデータバス６１が選択される。なお、図示は
省略したが、ＲＡＭ１２0に対するデータ書込みの際
に、ＣＰＵプログラムデータバス４１またはＤＳＰデー
タバス６１データのいずれかを書込みデータの供給元と
して選択するセレクタも設けられている。
【００２１】図３〜図５は、本実施形態に係るデジタル
信号処理装置の動作例を示すものであり、より詳しくは
同システムの動作中におけるＣＰＵ１０１およびＤＳＰ
１０２と６個のＲＡＭ１２0〜１２5の接続状態の遷移を
示している。以下、これらの図を参照し、本実施形態の
動作について説明する。
信号処理装置の動作例を示すものであり、より詳しくは
同システムの動作中におけるＣＰＵ１０１およびＤＳＰ
１０２と６個のＲＡＭ１２0〜１２5の接続状態の遷移を
示している。以下、これらの図を参照し、本実施形態の
動作について説明する。
【００２２】図３に示す状態において、ＲＡＭ１２0〜
１２4はＣＰＵ１０１側に、ＲＡＭ１２5はＤＳＰ１０２
側に接続されている。そして、この例では、ＲＡＭ１２
4および１２5はＣＰＵ１０１およびＤＳＰ１０２によっ
て各々作業用ＲＡＭとして使用され、ＲＡＭ１２0〜１
２3はＣＰＵ１０１側からＤＳＰ１０２へのデータ受渡
し用のＲＡＭとして使用される。
１２4はＣＰＵ１０１側に、ＲＡＭ１２5はＤＳＰ１０２
側に接続されている。そして、この例では、ＲＡＭ１２
4および１２5はＣＰＵ１０１およびＤＳＰ１０２によっ
て各々作業用ＲＡＭとして使用され、ＲＡＭ１２0〜１
２3はＣＰＵ１０１側からＤＳＰ１０２へのデータ受渡
し用のＲＡＭとして使用される。
【００２３】まず、ＣＰＵ１０１は、ＲＡＭ１２0に対
し、ＤＳＰ１０２へ転送すべきデータを格納する。ＲＡ
Ｍ１２0に所定量のデータが蓄積されると、ＣＰＵ１０
１は上述したセレクタ制御装置１０３によるセレクタの
切り換えを行い（図１参照）、図４に示すようにＲＡＭ
１２0をＤＳＰ１０２側に接続し、ＤＳＰ１０２に対
し、ＲＡＭ１２0内のデータの処理を指令する。
し、ＤＳＰ１０２へ転送すべきデータを格納する。ＲＡ
Ｍ１２0に所定量のデータが蓄積されると、ＣＰＵ１０
１は上述したセレクタ制御装置１０３によるセレクタの
切り換えを行い（図１参照）、図４に示すようにＲＡＭ
１２0をＤＳＰ１０２側に接続し、ＤＳＰ１０２に対
し、ＲＡＭ１２0内のデータの処理を指令する。
【００２４】ＤＳＰ１０２は、この指令に従ってＲＡＭ
１２0内のデータの処理を開始するが、このデータ処理
が行われる間、ＣＰＵ１０１は、ＤＳＰ１０２に転送す
べき残りのデータをＲＡＭ１２1に格納する。そして、
ＲＡＭ１２1に所定量のデータが蓄積されると、ＣＰＵ
１０１は図５に示すようにＲＡＭ１２1をＤＳＰ１０２
側に接続し、ＤＳＰ１０２に対し、ＲＡＭ１２1内のデ
ータの処理を指令する。
１２0内のデータの処理を開始するが、このデータ処理
が行われる間、ＣＰＵ１０１は、ＤＳＰ１０２に転送す
べき残りのデータをＲＡＭ１２1に格納する。そして、
ＲＡＭ１２1に所定量のデータが蓄積されると、ＣＰＵ
１０１は図５に示すようにＲＡＭ１２1をＤＳＰ１０２
側に接続し、ＤＳＰ１０２に対し、ＲＡＭ１２1内のデ
ータの処理を指令する。
【００２５】ＤＳＰ１０２は、この時点においてＲＡＭ
１２0内のデータの処理が終了している場合には、直ち
に上記指令に従ってＲＡＭ１２1内のデータの処理を開
始する。また、ＲＡＭ１２0内のデータの処理が終了し
ていない場合には、上記指令を保持し、ＲＡＭ１２0内
のデータの処理の終了後、ＲＡＭ１２1内のデータの処
理を開始する。ＣＰＵ１０１は、上述のようにＲＡＭ１
２1内のデータの処理をＤＳＰ１０２に指令した後は、
そのデータ処理が直ちに開始されるか否かに拘らず、Ｄ
ＳＰ１０２に転送すべきデータのＲＡＭ１２2への格納
を開始する。また、同様にＲＡＭ１２2へのデータの格
納が終了すると、ＣＰＵ１０１は上述のようにＲＡＭ１
２2内のデータの処理をＤＳＰ１０２に指令した後は、
そのデータ処理が直ちに開始されるか否かに拘わらず、
ＤＳＰ１０２に転送すべきデータのＲＡＭ１２3への格
納を開始する。このようにＤＳＰ１０２のデータ処理に
よってＣＰＵ１０１の処理が滞ることがないので、シス
テム全体としての効率を高くすることができる。
１２0内のデータの処理が終了している場合には、直ち
に上記指令に従ってＲＡＭ１２1内のデータの処理を開
始する。また、ＲＡＭ１２0内のデータの処理が終了し
ていない場合には、上記指令を保持し、ＲＡＭ１２0内
のデータの処理の終了後、ＲＡＭ１２1内のデータの処
理を開始する。ＣＰＵ１０１は、上述のようにＲＡＭ１
２1内のデータの処理をＤＳＰ１０２に指令した後は、
そのデータ処理が直ちに開始されるか否かに拘らず、Ｄ
ＳＰ１０２に転送すべきデータのＲＡＭ１２2への格納
を開始する。また、同様にＲＡＭ１２2へのデータの格
納が終了すると、ＣＰＵ１０１は上述のようにＲＡＭ１
２2内のデータの処理をＤＳＰ１０２に指令した後は、
そのデータ処理が直ちに開始されるか否かに拘わらず、
ＤＳＰ１０２に転送すべきデータのＲＡＭ１２3への格
納を開始する。このようにＤＳＰ１０２のデータ処理に
よってＣＰＵ１０１の処理が滞ることがないので、シス
テム全体としての効率を高くすることができる。
【００２６】そして、ＲＡＭ１２3へのデータの格納が
終了すると、ＣＰＵ１０１は、その時点においてＤＳＰ
１０２によるＲＡＭ１２0内のデータの処理が既に終了
している場合にはＤＳＰ１０２へ転送すべきデータのＲ
ＡＭ１２0への格納を開始し、終了していない場合には
終了を待ってＲＡＭ１２0へのデータ格納を開始する。
以後、同様の動作が繰り返され、ＣＰＵ１０１からＤＳ
Ｐ１０２へのデータの受渡しが繰り返される。
終了すると、ＣＰＵ１０１は、その時点においてＤＳＰ
１０２によるＲＡＭ１２0内のデータの処理が既に終了
している場合にはＤＳＰ１０２へ転送すべきデータのＲ
ＡＭ１２0への格納を開始し、終了していない場合には
終了を待ってＲＡＭ１２0へのデータ格納を開始する。
以後、同様の動作が繰り返され、ＣＰＵ１０１からＤＳ
Ｐ１０２へのデータの受渡しが繰り返される。
【００２７】以上、本実施形態における動作の一例を示
したが、いずれのＲＡＭを作業用とし、いずれのＲＡＭ
をＣＰＵ１０１およびＤＳＰ１０２間のデータ受渡し用
に使用するかは全く自由に切り換えることができる。従
って、データ受渡し用のＲＡＭの記憶容量を自在に調整
することができ、ＤＳＰ１０２により多様な信号処理を
行うことができる。
したが、いずれのＲＡＭを作業用とし、いずれのＲＡＭ
をＣＰＵ１０１およびＤＳＰ１０２間のデータ受渡し用
に使用するかは全く自由に切り換えることができる。従
って、データ受渡し用のＲＡＭの記憶容量を自在に調整
することができ、ＤＳＰ１０２により多様な信号処理を
行うことができる。
【００２８】また、本実施形態においては、ＲＡＭのみ
ならず、ＲＯＭおよびＩ／Ｏ装置についてもＣＰＵ１０
１またはＤＳＰ１０２に任意に接続することができる。
従って、柔軟性に富んだ制御を行うことができる。
ならず、ＲＯＭおよびＩ／Ｏ装置についてもＣＰＵ１０
１またはＤＳＰ１０２に任意に接続することができる。
従って、柔軟性に富んだ制御を行うことができる。
【００２９】また、本実施形態はこの発明の一態様を示
すものであり、何らこの発明を限定するものではなく、
冒頭で述べたように、この発明の範囲内で任意に変更可
能である。例えば、複数のＲＡＭを個別に切り換えると
いう手法に代えて、制御装置が転送すべきデータのサイ
ズが１つのＲＡＭの記憶容量より小さい場合には１つの
ＲＡＭを１記憶ブロックとして使用するようにしてもよ
い。すなわち、転送すべきデータのサイズが１つのＲＡ
Ｍの記憶容量より大きい場合にはそのサイズのデータを
格納しうる記憶容量となるようＲＡＭの個数を任意に選
択しそれらを１記憶ブロックとして扱うことが可能であ
る。さらには、このような扱いを一連の処理の流れの中
で混在させて用いることが可能である。
すものであり、何らこの発明を限定するものではなく、
冒頭で述べたように、この発明の範囲内で任意に変更可
能である。例えば、複数のＲＡＭを個別に切り換えると
いう手法に代えて、制御装置が転送すべきデータのサイ
ズが１つのＲＡＭの記憶容量より小さい場合には１つの
ＲＡＭを１記憶ブロックとして使用するようにしてもよ
い。すなわち、転送すべきデータのサイズが１つのＲＡ
Ｍの記憶容量より大きい場合にはそのサイズのデータを
格納しうる記憶容量となるようＲＡＭの個数を任意に選
択しそれらを１記憶ブロックとして扱うことが可能であ
る。さらには、このような扱いを一連の処理の流れの中
で混在させて用いることが可能である。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、信号処理の内容に応じて任意の記憶ブロックをデー
タ受渡し用に使用することができるので、信号処理に必
要とされるプロセッサ間のデータ受渡しを円滑に実施す
ることができる（請求項１ないし３）。また、データを
受ける側のプロセッサが記憶ブロックに格納されたデー
タを処理している間、データの供給側のプロセッサが処
理を進めることが可能であるので、システム全体の効率
を高めることができる（請求項４）。
ば、信号処理の内容に応じて任意の記憶ブロックをデー
タ受渡し用に使用することができるので、信号処理に必
要とされるプロセッサ間のデータ受渡しを円滑に実施す
ることができる（請求項１ないし３）。また、データを
受ける側のプロセッサが記憶ブロックに格納されたデー
タを処理している間、データの供給側のプロセッサが処
理を進めることが可能であるので、システム全体の効率
を高めることができる（請求項４）。
【図面の簡単な説明】
【図１】 この発明の一実施形態であるデジタル信号処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【図２】 同実施形態におけるＲＡＭの接続切換に関連
した部分の詳細な構成を示すブロック図である。
した部分の詳細な構成を示すブロック図である。
【図３】 同実施形態の動作例を示す図である。
【図４】 同実施形態の動作例を示す図である。
【図５】 同実施形態の動作例を示す図である。
【図６】 従来のデジタル信号処理装置の構成を示すブ
ロック図である。
ロック図である。
１０１……ＣＰＵ、１０２……ＤＳＰ （以上、複数の
プロセッサ） １２0〜１２m-1……ＲＡＭ（記憶ブロック） ２２0〜２２m-1，３２0〜３２m-1……セレクタ、 １０３……セレクタ制御装置、４１……ＣＰＵプログラ
ムデータバス、 ６１……ＤＳＰデータバス、７１……ＣＰＵアドレスバ
ス、 ８１……ＤＳＰアドレスバス （以上、接続手段）。
プロセッサ） １２0〜１２m-1……ＲＡＭ（記憶ブロック） ２２0〜２２m-1，３２0〜３２m-1……セレクタ、 １０３……セレクタ制御装置、４１……ＣＰＵプログラ
ムデータバス、 ６１……ＤＳＰデータバス、７１……ＣＰＵアドレスバ
ス、 ８１……ＤＳＰアドレスバス （以上、接続手段）。
Claims (4)
- 【請求項１】 制御用プロセッサと、 前記制御用プロセッサによる制御の下で信号処理を行う
信号処理用プロセッサと、 複数の記憶ブロックを有する記憶手段と、 前記制御用プロセッサからの指令に従って前記記憶ブロ
ックの各々を前記制御用プロセッサまたは前記信号処理
用プロセッサに接続する接続手段とを具備することを特
徴とするデジタル信号処理装置。 - 【請求項２】 前記記憶手段は、１または複数のＲＡＭ
によって構成され、前記各記憶ブロックは、前記１また
は複数のＲＡＭの中に設定されていることを特徴とする
請求項１に記載のデジタル信号処理装置。 - 【請求項３】 前記記憶手段の前記各記憶ブロックは、
各々個別のＲＡＭによって構成されていることを特徴と
する請求項１に記載のデジタル信号処理装置。 - 【請求項４】 前記制御用プロセッサは、前記信号処理
用プロセッサに転送すべきデータがある場合に、前記接
続手段により、前記記憶手段の前記各記憶ブロックのう
ち一つの記憶ブロックを当該制御用プロセッサに接続
し、当該記憶ブロックにデータを格納した後、前記接続
手段により、当該記憶ブロックを前記信号処理用プロセ
ッサに接続し、当該記憶ブロック内のデータの処理の開
始を前記信号処理用プロセッサに指令し、この指令後、
前記信号処理用プロセッサに転送すべきデータが残存し
ており、かつ、前記記憶手段に使用可能な記憶ブロック
がある場合に、前記接続手段により、前記使用可能な記
憶ブロックのうち一つの記憶ブロックを当該制御用プロ
セッサに接続し、当該記憶ブロックに対するデータの格
納を開始することを特徴とする請求項１ないし３いずれ
かに記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30548197A JPH10187599A (ja) | 1996-11-07 | 1997-11-07 | デジタル信号処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29545496 | 1996-11-07 | ||
| JP8-295454 | 1996-11-07 | ||
| JP30548197A JPH10187599A (ja) | 1996-11-07 | 1997-11-07 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187599A true JPH10187599A (ja) | 1998-07-21 |
Family
ID=26560286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30548197A Pending JPH10187599A (ja) | 1996-11-07 | 1997-11-07 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10187599A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002149402A (ja) * | 2000-11-14 | 2002-05-24 | Pacific Design Kk | データ処理装置およびその制御方法 |
| WO2004109519A1 (ja) * | 2003-05-22 | 2004-12-16 | Sony Corporation | メモリアクセス制御装置およびそれを有する演算システム |
| JP2005122514A (ja) * | 2003-10-17 | 2005-05-12 | Rikogaku Shinkokai | プログラム共通制御のソフトウェア及びハードウェアで成る装置 |
| JP2008015798A (ja) * | 2006-07-06 | 2008-01-24 | Hitachi Kokusai Electric Inc | 映像発信装置 |
| JP2014067241A (ja) * | 2012-09-26 | 2014-04-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置及び電子装置 |
| JP2021517299A (ja) * | 2018-03-21 | 2021-07-15 | シー−スカイ マイクロシステムズ カンパニー，リミテッド | データ計算システム |
-
1997
- 1997-11-07 JP JP30548197A patent/JPH10187599A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7536499B2 (en) | 2003-05-22 | 2009-05-19 | Sony Corporation | Memory access control device and processing system having same |
| JP2005122514A (ja) * | 2003-10-17 | 2005-05-12 | Rikogaku Shinkokai | プログラム共通制御のソフトウェア及びハードウェアで成る装置 |
| JP2008015798A (ja) * | 2006-07-06 | 2008-01-24 | Hitachi Kokusai Electric Inc | 映像発信装置 |
| JP2014067241A (ja) * | 2012-09-26 | 2014-04-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置及び電子装置 |
| JP2021517299A (ja) * | 2018-03-21 | 2021-07-15 | シー−スカイ マイクロシステムズ カンパニー，リミテッド | データ計算システム |
| US11972262B2 (en) | 2018-03-21 | 2024-04-30 | C-Sky Microsystems Co., Ltd. | Data computing system |
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