JPH10232825A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
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- JPH10232825A JPH10232825A JP9035994A JP3599497A JPH10232825A JP H10232825 A JPH10232825 A JP H10232825A JP 9035994 A JP9035994 A JP 9035994A JP 3599497 A JP3599497 A JP 3599497A JP H10232825 A JPH10232825 A JP H10232825A
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Abstract
(57)【要約】
【課題】 あるプロセッサのリード命令に対して複数の
キャッシュメモリがデータを共有している場合にキャッ
シュミスとなるケースをなくし、キャッシュメモリに共
有データが存在するプロセッサを１つ選択し、そのプロ
セッサのキャッシュメモリからデータを返送できるよう
にする。 【解決手段】 それぞれがキャッシュメモリを有する複
数個のプロセッサ１ａ，１ｂ，１ｃ，および１ｄと、前
記複数個のプロセッサに第一のバス３を介して接続する
二次キャッシュメモリ２とを含む情報処理システムにお
いて、任意のプロセッサが発行したリード命令に対して
他のプロセッサのキャッシュメモリおよび前記二次キャ
ッシュメモリの少なくとも一つのキャッシュメモリがヒ
ットしたとき、あらかじめ設定した優先順位に従って前
記キャッシュメモリのデータを前記任意のプロセッサに
送信する。
キャッシュメモリがデータを共有している場合にキャッ
シュミスとなるケースをなくし、キャッシュメモリに共
有データが存在するプロセッサを１つ選択し、そのプロ
セッサのキャッシュメモリからデータを返送できるよう
にする。 【解決手段】 それぞれがキャッシュメモリを有する複
数個のプロセッサ１ａ，１ｂ，１ｃ，および１ｄと、前
記複数個のプロセッサに第一のバス３を介して接続する
二次キャッシュメモリ２とを含む情報処理システムにお
いて、任意のプロセッサが発行したリード命令に対して
他のプロセッサのキャッシュメモリおよび前記二次キャ
ッシュメモリの少なくとも一つのキャッシュメモリがヒ
ットしたとき、あらかじめ設定した優先順位に従って前
記キャッシュメモリのデータを前記任意のプロセッサに
送信する。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュメモリ制
御方式に関し、特にそれぞれがキャッシュメモリを備え
る複数個のプロセッサおよび二次キャッシュメモリを含
む情報処理システムのキャッシュメモリ制御方式に関す
る。
御方式に関し、特にそれぞれがキャッシュメモリを備え
る複数個のプロセッサおよび二次キャッシュメモリを含
む情報処理システムのキャッシュメモリ制御方式に関す
る。
【０００２】
【従来の技術】図３は従来のキャッシュメモリ制御方式
を示すブロック図である。同図においてあるプロセッサ
９１ａ，９１ｂ，９１ｃまたは９１ｄのリード命令に対
してキャッシュメモリ内に返送するデータが存在するプ
ロセッサまたは二次キャッシュメモリ９２は、キャッシ
ュヒット信号６をアクティブにして自分のキャッシュメ
モリ内にデータが存在することをバス３に報告する。二
次キャッシュメモリ９２に返送するデータが存在する場
合は、データ返送の優先順位が他のプロセッサよりも高
いので、他のプロセッサのキャッシュメモリ内にデータ
が存在するか否かに関わらず、データを返送できる。
を示すブロック図である。同図においてあるプロセッサ
９１ａ，９１ｂ，９１ｃまたは９１ｄのリード命令に対
してキャッシュメモリ内に返送するデータが存在するプ
ロセッサまたは二次キャッシュメモリ９２は、キャッシ
ュヒット信号６をアクティブにして自分のキャッシュメ
モリ内にデータが存在することをバス３に報告する。二
次キャッシュメモリ９２に返送するデータが存在する場
合は、データ返送の優先順位が他のプロセッサよりも高
いので、他のプロセッサのキャッシュメモリ内にデータ
が存在するか否かに関わらず、データを返送できる。
【０００３】複数のキャッシュメモリが返送するデータ
をそれぞれ保持している場合は、複数のキャッシュメモ
リから同時にそれぞれのデータ（以下、共有データとい
う。）を返送してバス上でデータが衝突することを避け
るために、データ返送の優先順位の高い二次キャッシュ
メモリ９２からデータを返送する。二次キャッシュメモ
リ内に共有データが存在しない場合はプロセッサのキャ
ッシュメモリにデータが存在していたとしてもキャッシ
ュミスとし、異なるバス４に接続されている主記憶装置
５からデータを読まなければならず、メモリアクセス性
能が低下するという欠点がある。
をそれぞれ保持している場合は、複数のキャッシュメモ
リから同時にそれぞれのデータ（以下、共有データとい
う。）を返送してバス上でデータが衝突することを避け
るために、データ返送の優先順位の高い二次キャッシュ
メモリ９２からデータを返送する。二次キャッシュメモ
リ内に共有データが存在しない場合はプロセッサのキャ
ッシュメモリにデータが存在していたとしてもキャッシ
ュミスとし、異なるバス４に接続されている主記憶装置
５からデータを読まなければならず、メモリアクセス性
能が低下するという欠点がある。
【０００４】また、特開平６−２０２９４９号公報によ
れば、各プロセッサが一定の優先度を持って全てのキャ
ッシュメモリにアクセスできるようにプロセッサ−キャ
ッシュメモリ間にクロスバスイッチを接続しており、さ
らにメモり・ブロックのコピーはシステム内でただひと
つのキャッシュメモリにしか存在しないようにしている
ので、リード命令に対して返送データを複数のキャッシ
ュメモリで共有することはない。したがって、上記の問
題は発生せず、リード命令に対してキャッシュメモリが
ヒットした場合は必ずデータを返送できる。しかし、メ
モリブロックのコピーを複数のキャッシュメモリで共有
することができないため、複数のプロセッサが同時にキ
ャッシュメモリにアクセスすることはできないという欠
点がある。
れば、各プロセッサが一定の優先度を持って全てのキャ
ッシュメモリにアクセスできるようにプロセッサ−キャ
ッシュメモリ間にクロスバスイッチを接続しており、さ
らにメモり・ブロックのコピーはシステム内でただひと
つのキャッシュメモリにしか存在しないようにしている
ので、リード命令に対して返送データを複数のキャッシ
ュメモリで共有することはない。したがって、上記の問
題は発生せず、リード命令に対してキャッシュメモリが
ヒットした場合は必ずデータを返送できる。しかし、メ
モリブロックのコピーを複数のキャッシュメモリで共有
することができないため、複数のプロセッサが同時にキ
ャッシュメモリにアクセスすることはできないという欠
点がある。
【０００５】
【発明が解決しようとする課題】上記したように、従来
のキャッシュメモリ制御方式は、あるプロセッサのリー
ド命令に対して複数のキャッシュメモリが返送するデー
タを共有している場合に、各プロセッサの持つキャッシ
ュメモリからデータを返送できないことである。その理
由は、共有データがキャッシュメモリ内に存在すること
を示すキャッシュヒット信号が全て同一信号線としてバ
スに接続されているために、キャッシュヒット信号をア
クティブにしたプロセッサは他のプロセッサまたは二次
キャッシュメモリがキャッシュヒット信号をアクティブ
にしたかどうかを知ることができず、また、このときど
のプロセッサのキャッシュメモリからデータを返送する
のか決定する手段を持たないためである。
のキャッシュメモリ制御方式は、あるプロセッサのリー
ド命令に対して複数のキャッシュメモリが返送するデー
タを共有している場合に、各プロセッサの持つキャッシ
ュメモリからデータを返送できないことである。その理
由は、共有データがキャッシュメモリ内に存在すること
を示すキャッシュヒット信号が全て同一信号線としてバ
スに接続されているために、キャッシュヒット信号をア
クティブにしたプロセッサは他のプロセッサまたは二次
キャッシュメモリがキャッシュヒット信号をアクティブ
にしたかどうかを知ることができず、また、このときど
のプロセッサのキャッシュメモリからデータを返送する
のか決定する手段を持たないためである。
【０００６】本発明の目的は、あるプロセッサのリード
命令に対して複数のキャッシュメモリがデータを共有し
ている場合にキャッシュミスとなるケースをなくし、キ
ャッシュメモリに共有データが存在するプロセッサを１
つ選択し、そのプロセッサのキャッシュメモリからデー
タを返送できるようにすることによってキャッシュヒッ
ト率を向上させ、メモリアクセス性能を向上させるキャ
ッシュメモリ制御方式を提供することにある。
命令に対して複数のキャッシュメモリがデータを共有し
ている場合にキャッシュミスとなるケースをなくし、キ
ャッシュメモリに共有データが存在するプロセッサを１
つ選択し、そのプロセッサのキャッシュメモリからデー
タを返送できるようにすることによってキャッシュヒッ
ト率を向上させ、メモリアクセス性能を向上させるキャ
ッシュメモリ制御方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御方式は、それぞれがキャッシュメモリを有する複
数個のプロセッサと、前記複数個のプロセッサに第一の
バスを介して接続する二次キャッシュメモリと、前記二
次キャッシュメモリに第二のバスを介して接続する主記
憶装置とを含む情報処理システムにおいて、任意のプロ
セッサが発行したりリード命令に対して他のプロセッサ
のキャッシュメモリおよび前記二次キャッシュメモリの
少なくとも一つのキャッシュメモリがヒットしたとき、
あらかじめ設定した優先順位に従って前記キャッシュメ
モリのデータを前記任意のプロセッサに送信するように
して構成される。
リ制御方式は、それぞれがキャッシュメモリを有する複
数個のプロセッサと、前記複数個のプロセッサに第一の
バスを介して接続する二次キャッシュメモリと、前記二
次キャッシュメモリに第二のバスを介して接続する主記
憶装置とを含む情報処理システムにおいて、任意のプロ
セッサが発行したりリード命令に対して他のプロセッサ
のキャッシュメモリおよび前記二次キャッシュメモリの
少なくとも一つのキャッシュメモリがヒットしたとき、
あらかじめ設定した優先順位に従って前記キャッシュメ
モリのデータを前記任意のプロセッサに送信するように
して構成される。
【０００８】また、本発明のキャッシュメモリ制御方式
において、前記複数個のプロセッサは、それぞれが具備
するキャッシュメモリに任意のプロセッサが発行したリ
ード命令に対するデータが存在するときキャッシュヒッ
ト信号を他のプロセッサおよび二次キャッシュメモリに
送出するキャッシュヒット判定回路と、あらかじめ設定
した優先順位に従って前記キャッシュメモリのデータを
前記リード命令を発行したプロセッサに送出するデータ
転送制御回路とを備える。
において、前記複数個のプロセッサは、それぞれが具備
するキャッシュメモリに任意のプロセッサが発行したリ
ード命令に対するデータが存在するときキャッシュヒッ
ト信号を他のプロセッサおよび二次キャッシュメモリに
送出するキャッシュヒット判定回路と、あらかじめ設定
した優先順位に従って前記キャッシュメモリのデータを
前記リード命令を発行したプロセッサに送出するデータ
転送制御回路とを備える。
【０００９】さらに、本発明のキャッシュメモリ制御方
式において、前記二次キャッシュメモリは、自身が具備
するキャッシュメモリに任意のプロセッサが発行したリ
ード命令に対するデータが存在するときキャッシュヒッ
ト信号を前記任意のプロセッサに送出するキャッシュヒ
ット判定回路と、前記リード命令を発行したプロセッサ
に前記キャッシュメモリのデータを送出するデータ転送
制御回路とを備える。
式において、前記二次キャッシュメモリは、自身が具備
するキャッシュメモリに任意のプロセッサが発行したリ
ード命令に対するデータが存在するときキャッシュヒッ
ト信号を前記任意のプロセッサに送出するキャッシュヒ
ット判定回路と、前記リード命令を発行したプロセッサ
に前記キャッシュメモリのデータを送出するデータ転送
制御回路とを備える。
【００１０】すなわち、本発明のキャッシュメモリ制御
方式は、キャッシュメモリを持つ複数のプロセッサおよ
び二次キャッシュメモリが同一バスに接続されているシ
ステムにおいて、あるプロセッサのリード命令に対して
キャッシュメモリまたは二次キャッシュメモリ内にデー
タが存在するかどうかを判定し、キャッシュヒットした
ことを他のプロセッサまたは二次キャッシュメモリに伝
えるキャッシュヒット信号を出力するキャッシュヒット
判定回路を具備する。さらに複数のキャッシュメモリが
データを共有している場合にリード命令を発行したプロ
セッサを示すＩＤ番号によって共有データ返送の優先順
位を設定し、共有データをキャッシュメモリ内に持つプ
ロセッサまたは二次キャッシュメモリの中で最も優先順
位の高いプロセッサまたは二次キャッシュメモリからデ
ータを返送するように制御するデータ転送制御回路を具
備する。
方式は、キャッシュメモリを持つ複数のプロセッサおよ
び二次キャッシュメモリが同一バスに接続されているシ
ステムにおいて、あるプロセッサのリード命令に対して
キャッシュメモリまたは二次キャッシュメモリ内にデー
タが存在するかどうかを判定し、キャッシュヒットした
ことを他のプロセッサまたは二次キャッシュメモリに伝
えるキャッシュヒット信号を出力するキャッシュヒット
判定回路を具備する。さらに複数のキャッシュメモリが
データを共有している場合にリード命令を発行したプロ
セッサを示すＩＤ番号によって共有データ返送の優先順
位を設定し、共有データをキャッシュメモリ内に持つプ
ロセッサまたは二次キャッシュメモリの中で最も優先順
位の高いプロセッサまたは二次キャッシュメモリからデ
ータを返送するように制御するデータ転送制御回路を具
備する。
【００１１】また、本発明によれば、各プロセッサおよ
び二次キャッシュメモリ内のキャッシュヒット判定回路
は自キャッシュメモリ内に共有データが存在するとき、
自分のキャッシュヒット信号をアクティブにして他のプ
ロセッサおよび二次キャッシュメモリに出力する。他の
プロセッサおよび二次キャッシュメモリはこれにより、
どのプロセッサまたは二次キャッシュメモリがキャッシ
ュヒット信号をアクティブにしたか、すなわち、どのキ
ャッシュメモリに共有データが存在するかを知ることが
できる。さらに、データ転送制御回路で共有データ返送
の優先順位を設定することにより、複数のキャッシュメ
モリがデータを共有している場合でもキャッシュヒット
信号をアクティブにしたプロセッサの中で最もデータ返
送の優先順位の高いプロセッサのキャッシュメモリから
データを返送できる。
び二次キャッシュメモリ内のキャッシュヒット判定回路
は自キャッシュメモリ内に共有データが存在するとき、
自分のキャッシュヒット信号をアクティブにして他のプ
ロセッサおよび二次キャッシュメモリに出力する。他の
プロセッサおよび二次キャッシュメモリはこれにより、
どのプロセッサまたは二次キャッシュメモリがキャッシ
ュヒット信号をアクティブにしたか、すなわち、どのキ
ャッシュメモリに共有データが存在するかを知ることが
できる。さらに、データ転送制御回路で共有データ返送
の優先順位を設定することにより、複数のキャッシュメ
モリがデータを共有している場合でもキャッシュヒット
信号をアクティブにしたプロセッサの中で最もデータ返
送の優先順位の高いプロセッサのキャッシュメモリから
データを返送できる。
【００１２】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。
しながら説明する。
【００１３】図１は本発明の実施の一形態を示すブロッ
ク図である。同図において、本発明によるキャッシュメ
モリ制御方式は、それぞれがキャッシュメモリを有する
複数個のプロセッサ１ａ，１ｂ，１ｃ，および１ｄと、
前記複数個のプロセッサに第一のバス３を介して接続す
る二次キャッシュメモリ２と、前記二次キャッシュメモ
リに第二のバス４を介して接続する主記憶装置５とを含
む情報処理システムにおいて、任意のプロセッサが発行
したリード命令に対して他のプロセッサのキャッシュメ
モリおよび前記二次キャッシュメモリの少なくとも一つ
のキャッシュメモリがヒットしたとき、あらかじめ設定
した優先順位に従って前記キャッシュメモリのデータを
前記任意のプロセッサに送信する。
ク図である。同図において、本発明によるキャッシュメ
モリ制御方式は、それぞれがキャッシュメモリを有する
複数個のプロセッサ１ａ，１ｂ，１ｃ，および１ｄと、
前記複数個のプロセッサに第一のバス３を介して接続す
る二次キャッシュメモリ２と、前記二次キャッシュメモ
リに第二のバス４を介して接続する主記憶装置５とを含
む情報処理システムにおいて、任意のプロセッサが発行
したリード命令に対して他のプロセッサのキャッシュメ
モリおよび前記二次キャッシュメモリの少なくとも一つ
のキャッシュメモリがヒットしたとき、あらかじめ設定
した優先順位に従って前記キャッシュメモリのデータを
前記任意のプロセッサに送信する。
【００１４】プロセッサ１ａは、演算処理部１０，バス
制御回路１１，キャッシュメモリ１２，キャッシュヒッ
ト判定回路１３，およびデータ転送制御回路１４から構
成される。なお、プロセッサ１ｂ，１ｃ，および１ｄも
プロセッサ１ａと同様に構成されている。
制御回路１１，キャッシュメモリ１２，キャッシュヒッ
ト判定回路１３，およびデータ転送制御回路１４から構
成される。なお、プロセッサ１ｂ，１ｃ，および１ｄも
プロセッサ１ａと同様に構成されている。
【００１５】演算処理部１０は演算処理を行う。バス制
御回路１１はバス３の制御およびバス３への命令の発行
を行う。キャッシュヒット判定回路１３はキャッシュヒ
ットの判定を行い、結果をキャッシュヒット信号６ａに
よって内部のデータ転送制御回路１４，プロセッサ１ｂ
〜１ｄ，および二次キャッシュメモリ２に報告する。
御回路１１はバス３の制御およびバス３への命令の発行
を行う。キャッシュヒット判定回路１３はキャッシュヒ
ットの判定を行い、結果をキャッシュヒット信号６ａに
よって内部のデータ転送制御回路１４，プロセッサ１ｂ
〜１ｄ，および二次キャッシュメモリ２に報告する。
【００１６】ここで、キャッシュヒット信号６ａ，６
ｂ，６ｃ，６ｄ，６ｅはそれぞれプロセッサ１ａ，プロ
セッサ１ｂ，プロセッサ１ｃ，プロセッサ１ｄ，二次キ
ャッシュメモリ２のキャッシュヒット判定回路から他の
プロセッサおよび二次キャッシュメモリに入力される。
ｂ，６ｃ，６ｄ，６ｅはそれぞれプロセッサ１ａ，プロ
セッサ１ｂ，プロセッサ１ｃ，プロセッサ１ｄ，二次キ
ャッシュメモリ２のキャッシュヒット判定回路から他の
プロセッサおよび二次キャッシュメモリに入力される。
【００１７】データ転送制御回路１４は、リード命令を
発行したプロセッサのＩＤ番号によりプロセッサおよび
二次キャッシュメモリのデータ返送の優先順位を設定
し、返送するデータを自キャッシュ内に持つプロセッサ
の中で最もデータ返送の優先順位の高いプロセッサから
データを返送する。また、データ転送制御回路はキャッ
シュメモリとバス間のデータ転送を行う。
発行したプロセッサのＩＤ番号によりプロセッサおよび
二次キャッシュメモリのデータ返送の優先順位を設定
し、返送するデータを自キャッシュ内に持つプロセッサ
の中で最もデータ返送の優先順位の高いプロセッサから
データを返送する。また、データ転送制御回路はキャッ
シュメモリとバス間のデータ転送を行う。
【００１８】二次キャッシュメモリ２は、バス制御回路
２１とキャッシュメモリ２２とキャッシュヒット判定回
路２３とデータ転送制御回路２４とから構成される。バ
ス制御回路２１はバス３および４の制御とバス３および
４への命令の発行を行う。キャッシュヒット判定回路２
３およびデータ転送制御回路２４は各プロセッサ内の同
回路と同じ役割を持つ。
２１とキャッシュメモリ２２とキャッシュヒット判定回
路２３とデータ転送制御回路２４とから構成される。バ
ス制御回路２１はバス３および４の制御とバス３および
４への命令の発行を行う。キャッシュヒット判定回路２
３およびデータ転送制御回路２４は各プロセッサ内の同
回路と同じ役割を持つ。
【００１９】次に、上記のキャッシュメモリ制御方式の
動作について詳細に説明する。ここでは、プロセッサ１
ａがリード命令を発行したときに、複数のキャッシュメ
モリに返送するデータが存在する場合の動作について説
明する。
動作について詳細に説明する。ここでは、プロセッサ１
ａがリード命令を発行したときに、複数のキャッシュメ
モリに返送するデータが存在する場合の動作について説
明する。
【００２０】プロセッサ１ａはバス３にリード命令を発
行すると同時に自分のＩＤ番号をバスに送出する。他の
プロセッサおよび二次キャッシュメモリはこのＩＤ番号
を含む命令情報によってプロセッサ１ａがリード命令を
発行したことを認識する。
行すると同時に自分のＩＤ番号をバスに送出する。他の
プロセッサおよび二次キャッシュメモリはこのＩＤ番号
を含む命令情報によってプロセッサ１ａがリード命令を
発行したことを認識する。
【００２１】図２はリード命令を発行したプロセッサの
ＩＤ番号によってデータ転送制御回路で設定される他の
プロセッサおよび二次キャッシュメモリのデータ返送の
優先順位の一例を表す。図２の設定では、プロセッサ１
ａがリード命令を発行したとき、データ返送の優先順位
は高い方から二次キャッシュメモリ２，プロセッサ１
ｂ，プロセッサ１ｃ，プロセッサ１ｄの順となる。
ＩＤ番号によってデータ転送制御回路で設定される他の
プロセッサおよび二次キャッシュメモリのデータ返送の
優先順位の一例を表す。図２の設定では、プロセッサ１
ａがリード命令を発行したとき、データ返送の優先順位
は高い方から二次キャッシュメモリ２，プロセッサ１
ｂ，プロセッサ１ｃ，プロセッサ１ｄの順となる。
【００２２】そして各プロセッサおよび二次キャッシュ
メモリのキャッシュヒット判定回路から出力されるキャ
ッシュヒット信号は他のプロセッサおよび二次キャッシ
ュメモリのデータ転送制御回路に入力される。キャッシ
ュヒット信号をアクティブにしたプロセッサまたは二次
キャッシュメモリの中で、設定した優先順位の最も高い
プロセッサまたは二次キャッシュメモリのデータ転送制
御回路からバス３にデータを返送する。
メモリのキャッシュヒット判定回路から出力されるキャ
ッシュヒット信号は他のプロセッサおよび二次キャッシ
ュメモリのデータ転送制御回路に入力される。キャッシ
ュヒット信号をアクティブにしたプロセッサまたは二次
キャッシュメモリの中で、設定した優先順位の最も高い
プロセッサまたは二次キャッシュメモリのデータ転送制
御回路からバス３にデータを返送する。
【００２３】プロセッサ１ａがリード命令を発行したと
きに、二次キャッシュメモリ２，プロセッサ１ｂ，プロ
セッサ１ｃ，またはプロセッサ１ｄ内のキャッシュメモ
リに共有データが存在する場合のデータ返送方法につい
て具体的に説明する。
きに、二次キャッシュメモリ２，プロセッサ１ｂ，プロ
セッサ１ｃ，またはプロセッサ１ｄ内のキャッシュメモ
リに共有データが存在する場合のデータ返送方法につい
て具体的に説明する。
【００２４】まず、二次キャッシュメモリ２内に共有デ
ータが存在する場合は、二次キャッシュメモリのキャッ
シュヒット信号６ｅをアクティブにすると同時にデータ
を返送できる。二次キャッシュメモリはデータ返送の優
先順位が最も高いので、他のプロセッサのキャッシュメ
モリに共有データがあるか否かに関わらずデータを返送
できる。
ータが存在する場合は、二次キャッシュメモリのキャッ
シュヒット信号６ｅをアクティブにすると同時にデータ
を返送できる。二次キャッシュメモリはデータ返送の優
先順位が最も高いので、他のプロセッサのキャッシュメ
モリに共有データがあるか否かに関わらずデータを返送
できる。
【００２５】プロセッサ１ｂのキャッシュメモリ内にデ
ータが存在する場合、まずプロセッサ１ｂは自分のキャ
ッシュヒット信号６ｂをアクティブにする。次のクロッ
クで自分よりデータ返送の優先順位の高い二次キャッシ
ュメモリ２のキャッシュヒット信号６ｅがアクティブで
なければデータを返送する。
ータが存在する場合、まずプロセッサ１ｂは自分のキャ
ッシュヒット信号６ｂをアクティブにする。次のクロッ
クで自分よりデータ返送の優先順位の高い二次キャッシ
ュメモリ２のキャッシュヒット信号６ｅがアクティブで
なければデータを返送する。
【００２６】プロセッサ１ｃのキャッシュメモリ内にデ
ータが存在する場合、ますプロセッサ１ｃは自分のキャ
ッシュヒット信号６ｃをアクティブにする。次のクロッ
クで自分よりデータ返送の優先順位の高い二次キャッシ
ュメモリ２およびプロセッサ１ｂのキャッシュヒット信
号６ｅおよび６ｂがアクティブでなければデータを返送
する。
ータが存在する場合、ますプロセッサ１ｃは自分のキャ
ッシュヒット信号６ｃをアクティブにする。次のクロッ
クで自分よりデータ返送の優先順位の高い二次キャッシ
ュメモリ２およびプロセッサ１ｂのキャッシュヒット信
号６ｅおよび６ｂがアクティブでなければデータを返送
する。
【００２７】プロセッサ１ｄのキャッシュメモリ内にデ
ータが存在する場合、ますプロセッサ１ｄは自分のキャ
ッシュヒット信号６ｄをアクティブにする。次のクロッ
クで二次キャッシュメモリ，プロセッサ１ｂ，およびプ
ロセッサ１ｃのキャッシュヒット信号６ｅ，６ｂ，およ
び６ｃがアクティブでなければデータを返送する。
ータが存在する場合、ますプロセッサ１ｄは自分のキャ
ッシュヒット信号６ｄをアクティブにする。次のクロッ
クで二次キャッシュメモリ，プロセッサ１ｂ，およびプ
ロセッサ１ｃのキャッシュヒット信号６ｅ，６ｂ，およ
び６ｃがアクティブでなければデータを返送する。
【００２８】他のプロセッサ１ｂ，１ｃ，または１ｄが
リード命令を発行した場合も、上記と同様に動作してキ
ャッシュヒット率を向上させるので、情報処理システム
全体としてメモリアクセス性能の向上をはかることがで
きる。
リード命令を発行した場合も、上記と同様に動作してキ
ャッシュヒット率を向上させるので、情報処理システム
全体としてメモリアクセス性能の向上をはかることがで
きる。
【００２９】
【発明の効果】以上、詳細に説明したように、本発明の
キャッシュメモリ制御方式によれば、リード命令に、全
てのプロセッサおよび二次キャッシュメモリが、自分の
キャッシュヒット信号をアクティブにして他のプロセッ
サに自キャッシュメモリ内に共有データが存在すること
を報告できるキャッシュヒット判定回路と、共有データ
返送の優先順位を設定し、キャッシュヒット信号をアク
ティブにしたプロセッサの中でデータ返送の優先順位の
最も高いプロセッサからデータを返送するように制御す
るデータ転送制御回路とを持つので、任意のキャッシュ
メモリからバスにデータを返送できる。したがってキャ
ッシュヒット率が向上し、メモリアクセス性能が向上す
るという効果がある。
キャッシュメモリ制御方式によれば、リード命令に、全
てのプロセッサおよび二次キャッシュメモリが、自分の
キャッシュヒット信号をアクティブにして他のプロセッ
サに自キャッシュメモリ内に共有データが存在すること
を報告できるキャッシュヒット判定回路と、共有データ
返送の優先順位を設定し、キャッシュヒット信号をアク
ティブにしたプロセッサの中でデータ返送の優先順位の
最も高いプロセッサからデータを返送するように制御す
るデータ転送制御回路とを持つので、任意のキャッシュ
メモリからバスにデータを返送できる。したがってキャ
ッシュヒット率が向上し、メモリアクセス性能が向上す
るという効果がある。
【図１】本発明の実施の一形態を示すブロック図。
【図２】データ返送の優先順位の例を示す説明図。
【図３】キャッシュメモリ制御方式の従来例を示すブロ
ック図。
ック図。
１ａ，１ｂ，１ｃ，１ｄ プロセッサ ２ 二次キャッシュメモリ ３，４ バス ５ 主記憶装置 ６ａ，６ｂ，６ｃ，６ｄ，６ｅ キャッシュヒット信
号 １０ 演算処理部 １１，２１ バス制御回路 １２，２２ キャッシュメモリ １３，２３ キャッシュヒット判定回路 １４，２４ データ転送制御回路
号 １０ 演算処理部 １１，２１ バス制御回路 １２，２２ キャッシュメモリ １３，２３ キャッシュヒット判定回路 １４，２４ データ転送制御回路
Claims (3)
- 【請求項１】 それぞれがキャッシュメモリを有する複
数個のプロセッサと、前記複数個のプロセッサに第一の
バスを介して接続する二次キャッシュメモリと、前記二
次キャッシュメモリに第二のバスを介して接続する主記
憶装置とを含む情報処理システムにおいて、任意のプロ
セッサが発行したりリード命令に対して他のプロセッサ
のキャッシュメモリおよび前記二次キャッシュメモリの
少なくとも一つのキャッシュメモリがヒットしたとき、
あらかじめ設定した優先順位に従って前記キャッシュメ
モリのデータを前記任意のプロセッサに送信することを
特徴とするキャッシュメモリ制御方式。 - 【請求項２】 請求項１記載のキャッシュメモリ制御方
式において、前記複数個のプロセッサは、それぞれが具
備するキャッシュメモリに任意のプロセッサが発行した
リード命令に対するデータが存在するときキャッシュヒ
ット信号を他のプロセッサおよび二次キャッシュメモリ
に送出するキャッシュヒット判定回路と、あらかじめ設
定した優先順位に従って前記キャッシュメモリのデータ
を前記リード命令を発行したプロセッサに送出するデー
タ転送制御回路とを備えることを特徴とするキャッシュ
メモリ制御方式。 - 【請求項３】 請求項１または２記載のキャッシュメモ
リ制御方式において、前記二次キャッシュメモリは、自
身が具備するキャッシュメモリに任意のプロセッサが発
行したリード命令に対するデータが存在するときキャッ
シュヒット信号を前記任意のプロセッサに送出するキャ
ッシュヒット判定回路と、前記リード命令を発行したプ
ロセッサに前記キャッシュメモリのデータを送出するデ
ータ転送制御回路とを備えることを特徴とするキャッシ
ュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9035994A JPH10232825A (ja) | 1997-02-20 | 1997-02-20 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9035994A JPH10232825A (ja) | 1997-02-20 | 1997-02-20 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10232825A true JPH10232825A (ja) | 1998-09-02 |
Family
ID=12457384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9035994A Pending JPH10232825A (ja) | 1997-02-20 | 1997-02-20 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10232825A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011523745A (ja) * | 2008-05-30 | 2011-08-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 分散型レベル１キャッシュシステム及び集中型レベル２キャッシュを有するシェーダ複合体 |
| US8176261B2 (en) | 2006-02-24 | 2012-05-08 | Fujitsu Limited | Information processing apparatus and data transfer method |
-
1997
- 1997-02-20 JP JP9035994A patent/JPH10232825A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8176261B2 (en) | 2006-02-24 | 2012-05-08 | Fujitsu Limited | Information processing apparatus and data transfer method |
| JP2011523745A (ja) * | 2008-05-30 | 2011-08-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 分散型レベル１キャッシュシステム及び集中型レベル２キャッシュを有するシェーダ複合体 |
| EP2294571A4 (en) * | 2008-05-30 | 2014-04-23 | Advanced Micro Devices Inc | COMPLEX NUANCE COMPRESSOR WITH DISTRIBUTED LEVEL 1 CACHE SYSTEM AND CENTRALIZED LEVEL 2 COVER MEMORY |
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|---|---|---|---|
| A02 | Decision of refusal |
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