JP3825692B2 - コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置 - Google Patents

コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置 Download PDF

Info

Publication number
JP3825692B2
JP3825692B2 JP2001526712A JP2001526712A JP3825692B2 JP 3825692 B2 JP3825692 B2 JP 3825692B2 JP 2001526712 A JP2001526712 A JP 2001526712A JP 2001526712 A JP2001526712 A JP 2001526712A JP 3825692 B2 JP3825692 B2 JP 3825692B2
Authority
JP
Japan
Prior art keywords
processor
computer system
invalidation
local block
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001526712A
Other languages
English (en)
Other versions
JP2003510718A (ja
Inventor
ディヴィッド イー マックラッケン
マーティン エム デネロフ
グレゴリー エム ソーソン
ジョン エス キーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Graphics Inc
Original Assignee
Silicon Graphics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Graphics Inc filed Critical Silicon Graphics Inc
Publication of JP2003510718A publication Critical patent/JP2003510718A/ja
Application granted granted Critical
Publication of JP3825692B2 publication Critical patent/JP3825692B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/20Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2051Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant in regular structures
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0808Multiuser, multiprocessor or multiprocessing cache systems with cache invalidating means
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815Cache consistency protocols
    • G06F12/0817Cache consistency protocols using directory methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)

Description

【0001】
(発明の技術分野)
本発明は、マルチプロセッサ・コンピュータシステムのオペレーション一般に関するものであり、より詳細には、コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置に関する。
【0002】
(背景技術)
従来から、大型コンピュータシステムは、ノード位置に設けられたノードコントローラを介してアクセスされる多数のプロセッサを実装している。ノードコントローラは、粗ディレクトリプロトコルを用いたメモリディクトリを含んでいる。粗ディレクトリプロトコルは、メモリディクトリにおけるスペースを節約することによって、コンピュータシステム内の各々のプロセッサを表す方法を提供する。スペースの節約は、ノードコントローラとメモリ内の情報を共有する対応するプロセッサとをグループ化することによってなされる。キャッシュ線の共有コピーを有する全てのノードを無効にすることが必要になると、メモリの共有コピーを有するノードを含むグループ内の全てのノードに無効化コマンドが送られる。一般に、各々のノードは、無効化コマンドを処理して、無効化コマンドを発信したノードに受信確認メッセージを返送する。コンピュータシステムの完全オペレーションは、全ての期待される受信確認メッセージが受信されてはじめて継続されるので、コンピュータシステムが有効にオペレーションするためには、グループ内の各々のノードが存在し、かつオペレーション可能である必要がある。しかし、グループの特定のノードが存在しない場合又は故障している場合がある。通常のコンピュータシステムは、単に、存在しないノードに無効化コマンドを送信する問題を発生させたり、又は問題に対処するためにディレクトリスペースを無駄にしていた。従って、コンピュータシステム内に存在しない又はオペレーション可能でないノードに対する無効化コマンドを処理する方法を提供することが望まれている。
【0003】
(発明の概要)
前述の説明から、コンピュータシステムから取り外されるか、又は利用できないプロセッサに対する無効化要求を処理する方法の必要性が分かる。本発明によれば、コンピュータシステムに存在しないプロセッサに対する無効化要求を処理する方法及び装置が提供され、従来のコンピュータシステムのオペレーションに関連する欠点及び問題点を実質的に取り除くか又は低減する。
【0004】
本発明の実施形態によれば、無効化要求及び無効化要求によって影響を受けるプロセッサの識別情報を受信する段階を含む、コンピュータシステムに存在しないプロセッサに対する無効化要求を処理する方法が提供され、どのプロセッサがその時点でコンピュータシステム内に存在し、どのプロセッサがその時点でコンピュータシステム内に存在しないかに関する決定を行う。無効化メッセージが生成され、コンピュータシステム内に存在すると決定されたプロセッサに転送される。受信確認メッセージは、それぞれの無効化メッセージを受信して処理したプロセッサから返送される。コンピュータシステム内に存在しないと決定されたプロセッサに代わって受信確認メッセージが生成され返送される。
【0005】
本発明は、従来のコンピュータシステムのオペレーションよりも優れた種々の技術的利点を提供する。例えば、1つの技術的利点は、コンピュータシステム内に存在しないプロセッサへ無効化メッセージを送らない点にある。別の技術的利点は、存在しないプロセッサを対象とする無効化要求があっても、コンピュータシステムの有効なオペレーションを維持する点にある。更に別の技術的利点は、存在しないプロセッサに対する無効化要求を選別してそれに対する受信確認メッセージを生成する点にある。さらに別の技術的利点は、コンピュータシステムにおける種々の粗ディレクトリプロトコルを使用できるようにする点にある。他の技術的利点は、当業者であれば、以下の図面、詳細な説明、及び請求の範囲から容易に理解できるはずである。
【0006】
本発明及びその利点を更に完全に理解するために、同じ参照番号は同一の部分を示している添付の図面と併せて以下の説明を参照されたい。
【0007】
(発明の詳細な説明)
図1は、コンピュータシステム10のブロック図である。コンピュータシステム10は、ネットワーク14によって接続されている複数のノードコントローラ12を含んでいる。各々のノードコントローラ12は、ネットワーク14上のコンピュータシステム10内の他のノードコントローラ12と共に、データ及びトラヒックの両方を内部処理する。各々のノードコントローラは、ローカルプロセッサ16、ローカルメモリ装置17、及びローカル入出力装置18と通信できる。
【0008】
図2は、ノードコントローラ12のブロック図である。ノードコントローラ12は、ネットワーク・インタフェースユニット20、メモリディレクトリ・インタフェースユニット22、プロセッサ・インタフェースユニット24、入出力インタフェースユニット26、ローカル・ブロックユニット28、及びクロスバーユニット30を含んでいる。ネットワーク・インタフェースユニット20は、データメッセージ、及び他のトラヒックをコンピュータシステム10の他のノードコントローラ12へ転送するために、ネットワーク14への通信リンクを備えることができる。プロセッサ・インタフェースユニット24は、1つ又はそれ以上のローカルプロセッサ16との通信リンクを備えることができる。メモリディレクトリ・インタフェースユニット22は、ローカルメモリ装置17との通信リンクを備えることができる。入出力インタフェースユニット26は、ローカル入出力装置18との通信リンクを備えることができる。ローカル・ブロックユニット28は、無効化要求を処理して、プログラムされた入出力操作を処理する専用ユニットである。クロスバーユニット30は、ノードコントローラ12のデータ、メッセージ、及び他のトラヒックを調停するようになっている。
【0009】
図3は、クロスバーユニット30のブロック図である。クロスバーユニット30は、ネットワークインタフェース・出力キュー40、メモリ・出力キュー42、入出力・入力キュー44、入出力・出力キュー46、ローカルブロック・入力キュー48、ローカルブロック・出力キュー50、プロセッサインタフェース・出力キュー52、プロセッサインタフェース・入力キュー54、調停回路56、及びデータパス・クロスバー58を含んでいる。データパス・クロスバー58は、データ、メッセージ、及び他のトラヒックをメモリディレクトリ・インタフェースユニット22、及びネットワーク・インタフェースユニット20へ供給する。データパス・クロスバー58は、データメッセージ、及び他のトラヒックをプロセッサインタフェース・入力キュー54、及び入出力・入力キュー44へ供給する。データパス・クロスバー58は、ローカル・ブロックユニット28で処理するために、無効化要求をローカルブロック・入力キュー48へ供給する。データパス・クロスバー58は、ローカル・ブロックユニット28で生成される無効化要求を、ローカルブロック・出力キュー50から受信する。また、データパス・クロスバー58は、メモリ出力キュー42からのデータ、及び入出力・出力キュー46からのデータ、メッセージ、及び他のトラヒックを受信する。また、データパス・クロスバー58は、プロセッサインタフェース・出力キュー52及びネットワークインタフェース・出力キュー40からのデータメッセージ、他のトラヒック、及び無効化要求を受信する。調停回路56は、全てのクロスバーユニット30のキュー及びノードコントローラ12のユニットの間で、データメッセージ、他のトラヒック、及び無効化要求を転送するためのデータパス・クロスバー58の構成を決定する。
【0010】
図4は、ノードコントローラ12によって無効化要求を処理する方法を示す。ローカルプロセッサ16は、ローカル入出力装置18内のメモリ位置に、メモリディレクトリ・インタフェースユニット22及びプロセッサ・インタフェースユニット24を介してアクセスする。ローカルプロセッサ16がローカルメモリ17のアクセスしたメモリ位置で特定のデータを変更する場合、ローカルプロセッサ16は、メモリディレクトリ・インタフェースユニット22へ転送するために、入出力インタフェースユニット24に供給される無効化要求を生成する。メモリディレクトリ・インタフェースユニットは、コンピュータシステム10内のノードコントローラ12に対する、変更される特定のデータを共有する全てのローカルプロセッサ16の識別情報リストを含む、コンパクトな形式の無効化要求を生成する。無効化要求は、プロセッサインタフェース・出力キュー52を介して、クロスバーユニット30のデータパス・クロスバー58に転送されるとローカルブロック・入力キュー48へ供給される。ローカル・ブロックユニット28は、無効化要求内に示されている各々のローカルプロセッサ16に対する無効化メッセージを生成することによって、無効化要求を処理する。無効化メッセージは、ローカルプロセッサ16にそのバージョンの特定のデータはもはや正しくないことを知らせる。ローカル・ブロックユニット28は、調停回路56によって決定されるように、データパス・クロスバー58を介してメモリディレクトリ・インタフェースユニット20へ転送するために、無効化要求をローカルブロック・出力キュー50へ供給する。調停回路56は、任意の所望の公平性プログラムを使用して、無効化メッセージを他のトラヒックにインターリーブして、ノードコントローラ12が確実に強力な操作性を提供し続けるようにする。受信確認メッセージは、遠隔プロセッサ16が関連の無効化メッセージを受信して処理すると生成される。受信確認メッセージは、無効化メッセージを生成したローカルプロセッサ16に転送され、遠隔プロセッサが、特定データの現バージョンがもはや正しくないことを認識していることを知らせる。
【0011】
特定の状況において、種々のローカルプロセッサ16は、コンピュータシステム10内に存在しないか、又は非オペレーション状態にある場合がある。この状況に適合するように、ローカル・ブロックユニット28は、メモリディレクトリ・インタフェースユニット22から提供される識別情報リストが、その時点でコンピュータシステム10内に存在しないであろうプロセッサを含むか否かを確認する。ローカル・ブロックユニット28は、コンピュータシステム10内にローカルプロセッサ16が存在することを決定するための2つのレジスタ、即ち、領域存在レジスタ60及びノード不存在レジスタ62を含んでいる。領域存在レジスタ60は、どのローカルプロセッサ16がコンピュータシステム10内に存在するかを識別する。領域存在レジスタ60内の各ビットは、コンピュータシステム10内の単一プロセッサ16を表す場合もある。しかし、領域存在レジスタ60内の各ビットは、他の用途のためにレジスタ空間を節約する目的で圧縮技術によって、コンピュータシステム10内のプロセッサ16のグループを表すことが好ましい。ノード不存在レジスタ62は、コンピュータシステム10内に存在しないプロセッサ16のリストを含む。ノード不存在レジスタ62を使用すると、個々のプロセッサ16を保守の目的でコンピュータシステム10から取り外すことができるが、グループ内の他のプロセッサ16は、オペレーションを継続することができ、グループ内の個々のプロセッサを取り外すことにより非オペレーション状態になることはない。
【0012】
ローカル・ブロックユニット28は、システム内に存在しない各々のプロセッサ16に対する無効化メッセージを送出しない。ローカル・ブロックユニット28は、コンピュータシステム10内に存在しないことがメモリディレクトリ・インタフェースユニット22によって識別されているプロセッサ16に関するプロセッサ・インタフェースユニット24へ受信確認メッセージを送出する。オペレーション時に、ローカル・ブロックユニット28は、無効化要求、及び変更されたデータを共有するプロセッサの識別情報を受信する。メモリディレクトリ・インタフェースユニット22によって識別された各々のプロセッサ16に対して、ローカル・ブロックユニット28は、コンピュータシステム10内のプロセッサグループの存在を示す領域存在レジスタ60に、対応するビットがセットされているか否かを確認する。対応するビットがセットされていない場合、特定のプロセッサ16がコンピュータシステム10内にその時点で存在していないことが分かる。ローカル・ブロックユニット28は、ノードコントローラ12が有効にオペレーションを継続し、そこに存在しないプロセッサからの受信確認メッセージの受信を待つことがないよう、プロセッサ・インタフェースユニット24に転送するための受信確認メッセージを生成する。
【0013】
対応するビットがセットされている場合、ローカル・ブロックユニット28は、特定のプロセッサ16を含むプロセッサ16のグループが存在していることを認識する。次に、ローカル・ブロックユニット28は、ノード不存在レジスタ62を調べて、特定のプロセッサ16がプロセッサグループ内に存在するか否かを確認する。ノード不存在レジスタ62内の対応するビットがセットされていない場合、ローカル・ブロックユニット28は、特定のプロセッサ16が存在しないことを認識し、プロセッサ・インタフェースユニット24に転送するための前述の受信確認メッセージを生成する。ノード不存在レジスタ62内の対応するビットがセットされている場合、ローカル・ブロックユニット28は、特定のプロセッサ16が存在することを認識する。次に、ローカル・ブロックユニット28は、前述の処理を目的としてプロセッサ16に無効化メッセージを送出する。無効化メッセージを処理すると同時に、特定のプロセッサ16は、無効化要求を発信したコンピュータシステム10内のプロセッサ・インタフェースユニット24に受信確認メッセージを返送する。
【0014】
図5は、無効化要求の影響を受けたプロセッサ16の識別情報が、どのようにしてメモリディレクトリ・インタフェースユニット22から提供され、プロセッサ・インタフェースユニット24によって決定されるかを示す。メモリディレクトリ・インタフェースユニット22は、9ビットベクトルのアドレスをローカル・ブロックユニット28に提供する。ベクトルアドレスは、無効化要求の影響を受けるプロセッサの識別情報を決定するのに使用される。ベクトルアドレスは、第1の部分66及び第2の部分68を有している。第1の部分66は、ベクトルアドレス0、1、2、3、及び4による、16ビットベクトルを提供する。第2の部分66は、ベクトルアドレス4、5、6、7、及び8による、32ビットベクトルを提供する。第1の部分66及び第2の部分68は、ベクトルテーブル70の行及び列を表している。第1の部分66及び第2の部分68の各々のビットセットに対し、ベクトルテーブル70内のそれらの交点に基づいてプロセッサ識別情報が決定される。このベクトル法によって、コンピュータシステム10に存在しないプロセッサ16の識別情報を取得できる。つまり、前述の方法は、この方式で識別されるが存在していないプロセッサ16を処理する。ローカル・ブロックユニット28は、ベクトルアドレスの第1の部分66及び第2の部分68のビットセットによって決定される、ベクトルテーブル70の交点によって識別される、各々のプロセッサ16の存在に対する検査を行う。ベクトルアドレスは、512個のプロセッサを識別する9ビットフィールドとして示されているが、任意のビット数であってもよく、例えば、ベクトルテーブル70がコンピュータシステム10内の任意の数のプロセッサ16に適合するよう任意のサイズであってもよい。
【0015】
このような方法で、コンピュータシステム10内のノード及びプロセッサを識別する無効化要求は、コンピュータシステム10の有効なオペレーションを維持しながら、選別されて適切に処理できる。グループの単一ノード又はプロセッサは、疑似受信確認メッセージをコンピュータシステム10のオペレーションに本質的に与えることによって、グループ内の他のノード及びプロセッサの取り外し又は非オペレーション化を強いることなく、取り外すこと又は非オペレーション状態にすることができる。領域存在レジスタ60又はノード不存在レジスタ62を使用すると、異なる形式のグループ化のシナリオを用いる種々の粗ディレクトリプロトコルは、レジスタ空間の効率的使用を達成できる。
【0016】
従って、本発明によって、前述の利点を満足するコンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置が提供できることは明らかである。本発明は詳細に説明されているが、当業者であれば、請求の範囲によって定義される本発明の精神及び範囲を逸脱することなく、種々の変更、置換、及び変形を容易に行い得ることを理解されたい。
【図面の簡単な説明】
【図1】 コンピュータシステムのブロック図を示す。
【図2】 コンピュータシステムのノードコントローラの単純化されたブロック図を示す。
【図3】 コンピュータシステムのクロスバーユニットの単純化されたブロック図を示す。
【図4】 ノードコントローラにおける無効化メッセージの処理及び配信を示す。
【図5】 無効化要求の影響を受けたプロセッサの識別情報の処理を示す。

Claims (15)

  1. コンピュータシステムに存在しないプロセッサに対する無効化要求を処理する方法であって、
    無効化要求を受信する段階と、
    前記無効化要求によって影響を受けるプロセッサの識別情報を受信する段階と、
    識別された前記プロセッサの何れが前記コンピュータシステム内に存在しているかを決定する段階と、
    前記コンピュータシステム内に存在することが決定された各々のプロセッサに対する無効化メッセージを生成する段階と、
    前記無効化メッセージを前記存在するプロセッサへ転送する段階と、
    を含むことを特徴とする方法。
  2. 識別された前記プロセッサの何れが前記コンピュータシステム内に存在していないかを決定する段階と、
    前記コンピュータシステムに存在していないことが決定された各々の識別されたプロセッサに対する受信確認メッセージを生成する段階と、
    を更に含んでいることを特徴とする請求項1に記載の方法。
  3. 前記無効化要求の発信者へ受信確認メッセージを転送する段階を更に含むことを特徴とする請求項2に記載の方法。
  4. それぞれの無効化メッセージ処理に応答して存在するプロセッサから返送された受信確認メッセージを受信する段階と、
    前記コンピュータシステムに存在しない識別されたプロセッサに関連する受信確認メッセージを受信する段階と、
    を更に含むことを特徴とする請求項3に記載の方法。
  5. 識別されたプロセッサの存在を決定する前記段階は、レジスタにセットされたプロセッサステータスビットを調べる段階を含むことを特徴とする請求項1に記載の方法。
  6. コンピュータシステムに存在しないプロセッサに対する無効化要求を処理する装置であって、
    メモリへのアクセス、及びメモリに対するデータ操作を制御するようオペレーション可能なメモリディレクトリ・インタフェースユニットと、
    前記メモリのデータ操作に応答して無効化要求を生成するようオペレーション可能であり、前記コンピュータシステムの何れのプロセッサが無効化要求の影響を受けるかを示す識別信号を生成するようオペレーション可能な前記メモリディレクトリ・インタフェースユニットへ無効化要求を供給するようオペレーション可能なプロセッサ・インタフェースユニットと、
    前記メモリディレクトリ・インタフェースユニットによって識別された何れのプロセッサが前記コンピュータシステム内に存在するかを決定するようオペレーション可能であり、存在する各々の識別されたプロセッサに対する無効化メッセージを生成するようオペレーション可能であり、前記メモリディレクトリ・インタフェースユニットによって識別された何れのプロセッサが前記コンピュータシステムに存在しないかを決定するようオペレーション可能であり、存在しない各々の識別されたプロセッサに対して受信確認メッセージを生成するようオペレーション可能であるローカル・ブロックユニットと、
    を備えることを特徴とする装置。
  7. 前記ローカル・ブロックユニットは、前記無効化メッセージを存在するプロセッサのそれぞれに転送し、前記ローカル・ブロックユニットは、前記存在するプロセッサからの関連の前記無効化メッセージ処理に応答する受信確認メッセージを受信するようオペレーション可能であることを特徴とする請求項6に記載の装置。
  8. 前記ローカル・ブロックユニットは、前記受信確認メッセージを前記プロセッサ・インタフェースユニットへ転送することを特徴とする請求項6に記載の装置。
  9. 前記ローカル・ブロックユニットは、領域存在レジスタ及びノード不存在レジスタを含み、前記領域存在レジスタは、何れのプロセッサグループが前記コンピュータシステム内に存在するかの指示を与え、前記ノード不存在レジスタは、何れのプロセッサが前記プロセッサグループに存在しないかの指示を与えることを特徴とする請求項6に記載の装置。
  10. 前記ローカル・ブロックユニットは、前記領域存在レジスタに示されている特定のプロセッサに関連するプロセッサグループが存在するか否かを決定することを特徴とする請求項9に記載の装置。
  11. 前記ローカル・ブロックユニットは、前記ノード不存在レジスタに示されている前記特定のプロセッサが存在しないか否かを決定することを特徴とする請求項10に記載の装置。
  12. 前記ローカル・ブロックユニットは、前記特定のプロセッサに関連する前記プロセッサグループが存在し、かつ前記特定のプロセッサが存在しないという前記決定に応答して、前記特定のプロセッサに関連する無効化メッセージを生成することを特徴とする請求項11に記載の装置。
  13. 前記ローカル・ブロックユニットは、前記特定のプロセッサのプロセッサグループが存在することが検出されないか、又は前記特定のプロセッサが存在しないことが識別されるかに応答して、前記特定のプロセッサに関連する無効化メッセージを生成することを特徴とする請求項11に記載の装置。
  14. 前記ローカル・ブロックユニットは、前記メモリディレクトリ・インタフェースユニットからベクトルアドレスを受信し、前記ローカル・ブロックユニットは、前記ベクトルアドレスに応答してベクトルテーブルにアクセスするようオペレーション可能であり、前記ベクトルテーブルは、前記メモリディレクトリ・インタフェースユニットによって前記無効化要求の影響を受けているこが決定されているプロセッサを識別することを特徴とする請求項6に記載の装置。
  15. 前記ベクトルアドレスは、前記ベクトルテーブル内の512個の識別情報にアクセスするようオペレーション可能な9ビットフィールドであることを特徴とする請求項14に記載の装置。
JP2001526712A 1999-09-30 2000-09-19 コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置 Expired - Fee Related JP3825692B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/410,139 1999-09-30
US09/410,139 US6339812B1 (en) 1999-09-30 1999-09-30 Method and apparatus for handling invalidation requests to processors not present in a computer system
PCT/US2000/025832 WO2001024011A1 (en) 1999-09-30 2000-09-19 Method and apparatus for handling invalidation requests to processors not present in a computer system

Publications (2)

Publication Number Publication Date
JP2003510718A JP2003510718A (ja) 2003-03-18
JP3825692B2 true JP3825692B2 (ja) 2006-09-27

Family

ID=23623395

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001526712A Expired - Fee Related JP3825692B2 (ja) 1999-09-30 2000-09-19 コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置

Country Status (4)

Country Link
US (2) US6339812B1 (ja)
EP (1) EP1218823A1 (ja)
JP (1) JP3825692B2 (ja)
WO (1) WO2001024011A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421712B1 (en) * 1999-07-16 2002-07-16 Silicon Graphics, Inc. Method and apparatus for broadcasting invalidation messages in a computer system
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6339812B1 (en) * 1999-09-30 2002-01-15 Silicon Graphics, Inc. Method and apparatus for handling invalidation requests to processors not present in a computer system
US6697919B2 (en) * 2000-06-10 2004-02-24 Hewlett-Packard Development Company, L.P. System and method for limited fanout daisy chaining of cache invalidation requests in a shared-memory multiprocessor system
US6718442B1 (en) * 2000-07-20 2004-04-06 Silicon Graphics, Inc. Method and system for using high count invalidate acknowledgements in distributed shared memory systems
US6604185B1 (en) * 2000-07-20 2003-08-05 Silicon Graphics, Inc. Distribution of address-translation-purge requests to multiple processors
US6934835B2 (en) * 2002-01-09 2005-08-23 International Business Machines Corporation Building block removal from partitions
WO2013042240A1 (ja) * 2011-09-22 2013-03-28 富士通株式会社 情報処理装置及び情報処理装置の制御方法
US9632934B2 (en) 2013-03-14 2017-04-25 Silicon Graphics International Corp. Maintaining coherence when removing nodes from a directory-based shared memory system
EP3040364B1 (en) 2014-12-30 2017-06-14 Abu Dhabi Polymers Company Limited (Borouge) L.L.C. Polypropylene compound with improved optical property and gel level
US10846230B2 (en) * 2016-12-12 2020-11-24 Intel Corporation Methods and systems for invalidating memory ranges in fabric-based architectures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5522058A (en) * 1992-08-11 1996-05-28 Kabushiki Kaisha Toshiba Distributed shared-memory multiprocessor system with reduced traffic on shared bus
US5394555A (en) * 1992-12-23 1995-02-28 Bull Hn Information Systems Inc. Multi-node cluster computer system incorporating an external coherency unit at each node to insure integrity of information stored in a shared, distributed memory
US5603005A (en) * 1994-12-27 1997-02-11 Unisys Corporation Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed
JP3872118B2 (ja) * 1995-03-20 2007-01-24 富士通株式会社 キャッシュコヒーレンス装置
US5802578A (en) * 1996-06-12 1998-09-01 Sequent Computer Systems, Inc. Multinode computer system with cache for combined tags
US5940860A (en) * 1996-07-01 1999-08-17 Sun Microsystems, Inc. Methods and apparatus for substantially memory-less coherence transformer for connecting computer node coherence domains
JP3875749B2 (ja) * 1996-08-08 2007-01-31 富士通株式会社 マルチプロセッサ装置及びそのメモリアクセス方法
US6092155A (en) * 1997-07-10 2000-07-18 International Business Machines Corporation Cache coherent network adapter for scalable shared memory processing systems
US6209064B1 (en) * 1998-01-07 2001-03-27 Fujitsu Limited Cache coherence unit with integrated message passing and memory protection for a distributed, shared memory multiprocessor system
US6247098B1 (en) * 1998-02-17 2001-06-12 International Business Machines Corporation Cache coherency protocol with selectively implemented tagged state
US6339812B1 (en) * 1999-09-30 2002-01-15 Silicon Graphics, Inc. Method and apparatus for handling invalidation requests to processors not present in a computer system

Also Published As

Publication number Publication date
US20020059500A1 (en) 2002-05-16
US6578115B2 (en) 2003-06-10
JP2003510718A (ja) 2003-03-18
EP1218823A1 (en) 2002-07-03
WO2001024011A1 (en) 2001-04-05
US6339812B1 (en) 2002-01-15

Similar Documents

Publication Publication Date Title
US5991797A (en) Method for directing I/O transactions between an I/O device and a memory
US6496854B1 (en) Hybrid memory access protocol in a distributed shared memory computer system
JP3807250B2 (ja) クラスタシステム、コンピュータ及びプログラム
US7617363B2 (en) Low latency message passing mechanism
US20030005167A1 (en) Method and apparatus for managing transaction requests in a multi-node architecture
US6061274A (en) Methods and apparatus for message transfer in computer storage system
JP5928087B2 (ja) スイッチ、情報処理装置および通信制御方法
GB2112553A (en) Communication arrangement for a multiprocessor system
JP2007109040A (ja) 情報処理装置、情報処理システム、通信中継装置および通信制御方法
JP3825692B2 (ja) コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置
EP1412871B1 (en) Method and apparatus for transmitting packets within a symmetric multiprocessor system
JP2018109965A (ja) データ処理
US7564860B2 (en) Apparatus and method for workflow-based routing in a distributed architecture router
JP3641834B2 (ja) 並列プロセッサシステムおよびそれに適したパケット廃棄方法
JP2000222375A (ja) マルチプロセッサシステム
JPH04291446A (ja) スケーラブルメモリ帯域を備えた緊密結合型多重プロセッサ
US6564277B1 (en) Method and system for handling interrupts in a node controller without attached processors
US7336657B2 (en) Inter-nodal data transfer system and data transfer apparatus
JP4572138B2 (ja) サーバ装置、サーバシステム、及びサーバシステムでの系切り換え方法
JPH07177172A (ja) 回線間中継装置
JP2002024007A (ja) プロセッサシステム
WO2024124710A1 (zh) 数据处理方法及装置
JP4129578B2 (ja) トランザクションを第1アドレスリピータと第2アドレスリピータとの間で効果的に同報通信するための方法および装置
JP3791463B2 (ja) 演算装置及びデータ転送システム
JPH0836474A (ja) 印刷システム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050829

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20051129

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20051206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060605

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060630

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100707

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130707

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees