JP3425443B2 - パイプライン化されたデータの順序決めシステム - Google Patents

パイプライン化されたデータの順序決めシステム

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    • G06F13/1621—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by maintaining request order

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明はパイプラインデータシステムにおいて循環
データを順序決めする装置に関し、より特定的には、デ
ータパイプライン能力を有するPCにおいて循環データを
順序決めする装置に関する。
関連技術の説明 過去に開発された多くのパーソナルコンピュータシス
テムは他のシステムコンポーネント（たとえばメモリ記
憶装置、入力／出力ユニットなど）にコマンドを発し、
これらのコンポーネントから受取ったデータを処理する
中央処理装置（CPU）を含んでいる。典型的には、CPUは
単一のコマンドまたは要求をシステムコンポーネントの
１つ、たとえばメモリに発し、そのコンポーネントがこ
のコマンドに応答するのを待つ。一旦メモリが応答を発
すると、CPUは別のコマンドを自由に発することがで
き、このコマンドは同じコンポーネントに発せられても
よいし、別のシステムコンポーネントに発せられてもよ
い。このように、これらのシステムでは、未決定のコマ
ンドは一度に１つだけであるので、CPUは指定されたシ
ステムコンポーネントが発せられたコマンドに対する応
答を発生するまで待たなくてはならない。
パーソナルコンピュータの効率および処理容量を増大
させるための努力の中で、インテル（Intel）（登録商
標）PENTIUMプロセッサなどの新しい世代のデータパイ
プライン化コンピュータが開発されてきた。データパイ
プライン化システムにより一度に１つより多い要求が伝
送されるようになり、いかなる所与の時間にも２つ以上
のコマンド要求が未決定であることが可能になる。この
ようなパイプライン化能力を含むパーソナルコンピュー
タシステムは第１のコマンドを発し、その後第１のコマ
ンドに対する応答を受取る前に第２のコマンドを発する
ことが可能である。
パーソナルコンピュータのデータパイプライン化に伴
う１つの問題はデータ要求および応答を管理することで
ある。たとえば、CPUが第１のコマンドを比較的遅いメ
モリユニットに発し、その後第１のメモリユニットから
応答を受取る前に第２のコマンドをより速いメモリユニ
ットに発すると、第２の速い方のメモリユニットが第１
のメモリユニットが応答を発する前に応答を発すること
が起こり得る。CPUはしたがって逆の順序で応答を受取
ることになり、第２の応答が第１のコマンドに与えら
れ、一方第１の応答が第２のコマンドに与えられること
になる。
したがって、データ応答の発行を順序決めし、正しい
応答が常に対応のCPUコマンドに与えられるようにする
データ管理システムが必要である。
発明の概要 この発明の１つの局面は、パーソナルコンピュータデ
ータパイプライン化システムでデータを管理するデータ
管理システムである。このパイプライン化システムは中
央処理装置（CPU）と、データ通信バスと、複数のデー
タ発生装置とを含む。以下に説明されるパイプライン化
システムは、データ発生装置からの応答の受信前にせい
ぜい２つのデータ要求しかCPUによって発せられないよ
うに構成されるが、本願はより多くの数の要求を処理す
るように拡張され得る。このデータ管理システムは各デ
ータ発生装置に関連する選択回路を含む。選択回路はCP
Uからのデータ要求を受取り、１つのデータ要求がその
データ発生装置に向けられたときに選択信号を出力す
る。各データ発生装置に関連して状態マシンが設けられ
る。状態マシンはその関連のデータ発生装置に関連する
選択回路からの選択信号を受取り、かつ他のデータ発生
装置に関連する選択回路からの選択信号を受取る。状態
マシンはその関連のデータ発生装置を起動し、その関連
のデータ発生装置に関連する選択回路からのアクティブ
選択信号が別のデータ発生装置の選択回路からのアクテ
ィブ選択信号より前に発生した場合にデータをデータ通
信バスに出力する。
この発明の別の局面は、装置がパイプライン化された
データシステムでデータ要求に応答する順序を制御する
制御装置である。この制御装置は各装置に関連するデコ
ーダを含む。デコーダは現在のデータ要求がその関連の
装置に向けられているかどうかを判断し、現在のデータ
要求がその関連の装置に向けられている場合にはアクテ
ィブデコード信号を発生する。状態マシンが各装置に関
連して設けられる。状態マシンはその関連の装置に関連
するデコーダからのアクティブデコード信号を受取り、
かつまた他の装置に関連するデコーダからのアクティブ
デコード信号を受取る。状態マシンはさらに前のデータ
要求の完了を示すサイクル終了信号を受取る。状態マシ
ンはその関連の装置に関連するデコーダからのアクティ
ブデコード信号が現在の最も早いアクティブデコード信
号であると判断した場合にアクティブ選択信号を発生す
る。この装置はアクティブ選択信号に応答し、データを
パイプライン化されたデータシステムに出力する。
この発明のさらに他の局面は、第１のデータ発生装置
と、第２のデータ発生装置と、第１及び第２のデータ発
生装置からのデータに対する要求を発する第１の装置と
を含むパイプライン化されたデータシステムである。第
１の装置は第１のデータ要求を発し、第１のデータ要求
に対する応答を待つことなく第２のデータ要求を発す
る。このシステムは第１のデータ発生装置に関連する第
１のデコーダと第１のコントローラとを含み、さらに第
２のデータ発生装置に関連する第２のデコーダと第２の
コントローラとを含む。第１のデコーダは第１および第
２の要求のどちらもが第１のデータ発生装置に向けられ
るときを判断し、第１のデータ発生装置に向けられた各
要求に対して第１のアクティブ選択信号を発生する。第
２のデコーダは第１および第２の要求のどちらもが第２
のデータ発生装置に向けられるときを判断し、第２のデ
ータ発生装置に向けられた各要求に対して第２のアクテ
ィブ選択信号を発生する。第１のコントローラは第１お
よび第２のデコーダからのアクティブ選択信号に応答
し、第１のアクティブ選択信号が第２のデータ発生装置
が応答していないいかなる第２のアクティブ選択信号よ
り前に発生した場合に第１のデータ発生装置にデータを
パイプライン化されたデータシステムに出力させる。第
２のコントローラは第１および第２のデコーダからのア
クティブ選択信号に応答し、第２のアクティブ選択信号
が第１のデータ発生装置が応答していないいかなる第１
のアクティブ選択信号より前に発生した場合に第２のデ
ータ発生装置にデータをパイプライン化されたデータシ
ステムに出力させる。
図面の簡単な説明 図１はパーソナルコンピュータシステムの主要な内部
機能要素を示す概略ブロック図である。
図２は図１のメモリユニットの主要内部機能要素の各
々を示す単純化された概略ブロック図である。
図3Aは有限状態マシン（FSM）の状態、およびFSMを別
の状態に遷移させる様々な入力の効果を示す状態図であ
る。
図3Bは一般バブル出力状態および遷移経路入力ビット
を有する典型的な状態バブルおよび遷移経路を示す。
図４はFSMの１つの好ましい実現例を示す概略ブロッ
ク図である。
発明の詳細な説明 図１はパーソナルコンピュータシステム100（破線に
よっておおむね示される）の主要内部機能要素を示す概
略ブロック図である。パーソナルコンピュータシステム
100はデータパイプライン化能力を含み、一実施例で
は、有利にはAST PENTIUMベースのコンピュータであ
る。コンピュータシステム100は中央処理装置（CPU）11
0と、第１のメモリユニット（MEM1）115と、第２のメモ
リユニット（MEM2）120と、入力／出力（I/O）ユニット
125とを含む多くの内部データ発生ユニットを有する。C
PU110はたとえばINTEL（登録商標）PENTIUMマイクロプ
ロセッサチップでもよい。第１および第２のメモリユニ
ット115、120は、MICRONから入手可能なDRAMモデルNo.M
T18D236に基づくメモリアレイでもよく、I/Oユニット12
5はたとえば磁気ディスクメモリ（つまりハードディス
クドライブ）でもよい。
CPU110、メモリユニット115、120および入力／出力ユ
ニット125はすべて有限状態マシン（FSM）130を含む。C
PU110、メモリユニット115、120およびI/Oユニット125
はアドレスバス、データバス、および制御バス（図２に
より明瞭に示される）を含み得るバス140を経て通信す
る。
図２は図１のメモリユニット115の主要内部機能要素
の各々を示す単純化された概略ブロック図である。メモ
リユニット115の描写は典型的なものであり、本願のパ
イプライン化されたデータ順序決めシステムの構造およ
び動作を例示するために主として含まれることが理解さ
れなければならない。したがって、データ順序決めシス
テムの構造および動作をメモリユニット115を参照して
説明するが、メモリユニット115を参照して説明される
データ順序決めシステムの実現例はデータを交換する他
のコンポーネント（たとえばCPU110、I/Oユニット125な
ど）のいずれに対しても本質的に同じ態様で達成され得
ることは当業者によって理解されるであろう。
メモリユニット115はバス204、206を経てランダムア
クセスメモリ（RAM）アレイ210と通信するメモリコント
ローラ200を含む。RAM210はさらにバス215を経て１組の
トランシーバ220に接続する。トランシーバ215はまた線
225を経てメモリコントローラ200に接続される。
メモリコントローラ200はOMHIT線233を経てFSM130と
通信するアドレスデコーダ230を含む。FSM130は通信線2
38を経て有限状態マシンコントローラ240と通信する。F
SMコントローラ240およびデコーダ230もまた両方向バス
245を経て通信する。デコーダはバス204を経てRAMアレ
イ210にアドレスを伝え、一方FSMコントローラ240はRAM
アレイ210およびトランシーバ220とバス206および線225
を経てそれぞれ通信する。デコーダ230、FSM130およびF
SMコントローラ240ならびに他の支援回路（図示せず）
は好ましくは単一の集積回路内で実現される。
制御バス250はデコーダ230、FSM130、およびFSMコン
トローラ240と通信し、制御信号入力を与える。アドレ
スバス206はデコーダ230と通信し、入力データアドレス
を与える。RAMアレイ210はバス215およびトランシーバ2
20を経てデータをデータバス270に出力する。
メモリユニット115はアドレスバス260および制御バス
250を経てアドレスおよび制御信号を受取り、これらの
アドレスおよび制御信号に応答してデータをバス270上
に出力することによって動作する。始めに、データアド
レスはアドレスバス260を経て伝送され、デコーダ230の
入力に与えられる。デコーダ230は与えられたアドレス
がRAMアレイ210内のデータメモリロケーションに対応す
るかどうかを決定する。もし与えられたアドレスがRAM2
10内のメモリロケーションに対応していなければ、デコ
ーダ230は与えられたアドレスを無視し、メモリユニッ
ト115はイナクティブのままである。しかしながら、与
えられたアドレスがRAMアレイ210内のデータメモリロケ
ーションに対応すれば、デコーダ230はローカル「マイ
ン」信号、OMHITを発生する。OMHITはアドレスバス260
上のアドレスがメモリユニット115に属し、いかなる他
のデータ交換装置にも属さないことを示すローカル信号
である。デコーダ230は線233を経てOMHIT信号をFSM130
に伝送する。FSM130は、以下に論じられるように、線23
8を経て信号をFSMコントローラ240に選択的に発生する
ことによって応答する。FSMコントローラ240はFSMコン
トローラに関連するローカルメモリがアドレス指定さ
れ、かつ現在の最も古い要求がローカルメモリに向けら
れていれば、RAMアレイ210にアクセスを開始することに
よって応答する。デコーダ230はまた線282を経て制御バ
ス250に「マイン」信号を出力として与え、そこでこの
信号は他のデータ発生ユニットのデコーダからの「マイ
ン」信号とORをとられ、グローバル「マイン」信号「MH
IT」を発生する。デコーダ230および他のデータ発生ユ
ニットのデコーダからのMHIT信号は入力としてFSM130に
与えられる。
RAMアレイ210は行アドレス入力および列アドレス入力
を経てアクセス可能であるように典型的には構成される
ので、FSMコントローラ240はデコーダ230にバス204を経
てまず行アドレス入力を伝送し、次に列アドレス入力を
伝送するように命令する。デコーダ230は入来アドレス
を記憶し、RAMアレイが起動されたとき適切なアドレス
をRAMアレイ210を送るための記憶および多重化能力（図
示せず）を含むことは当業者によって理解されるであろ
う。FSMコントローラ240はまたバス206を経て信号をRAM
アレイ210に伝送し、入来アドレスが列アドレスである
か行アドレスであるかを示す。一旦デコーダ230がメモ
リアレイ210内の選択されたメモリロケーションをアド
レス指定すると、RAMアレイ210はアクセスされたメモリ
ロケーションに記憶されたデータをバス215を経て出力
する。このデータはトランシーバ220の入力に与えら
れ、その後トランシーバ220がイネーブルされたときデ
ータバス270に与えられる。RAMアレイ210からのデータ
はその後処理のためにCPU110に行く。FSMコントローラ2
40はサイクルが完了したときアクティブのサイクル終了
（EOC）信号を線284上で発生する。EOC信号は制御バス2
50を経て他のデータ発生ユニットのFSMコントローラか
ら来たEOC信号とORをとられる。
FSMコントローラ240は線225を経てトランシーバ220を
イネーブルまたはディスエーブルする。FSMコントロー
ラ240はFSM130が適切なイネーブル信号をFSMコントロー
ラ240に与えたときトランシーバ220をイネーブルする。
FSM130、FSMコントローラ240、およびトランシーバ220
は、ここに説明されるようなデータパイプライン化シス
テムにおけるデータの誤順序決めを防ぐ選択遅延回路と
して効果的に作用する。つまり、FSM130、FSMコントロ
ーラ240、およびトランシーバ220は、CPUからのすべて
の以前のデータ要求に対する応答が行なわれてしまうま
でメモリユニット115からのデータの伝送を防ぐ。パイ
プライン化されたデータ要求を順序決めする方法は、図
3Aおよび3Bの状態図を参照して以下により詳細に論じ
る。
図3AはFSM130の１つの状態図であり、図3Bと関連し
て、FSM130の状態およびFSM130を別の状態に遷移させる
様々な入力の効果を示す。FSM130の主要な機能はパイプ
ライン化されたデータの誤順序決めを防ぐことである。
このように、状態の各々に対応する状態はパイプライン
化されたデータの誤順序決めを防ぐための手順となる。
FSM130はCPU110および他のデータ交換ユニット（たとえ
ばメモリユニット120、I/Oユニット125など）から制御
入力を受取る。入力信号はCPUデータ要求の状態および
他のデータ交換ユニットによる応答を示す。１つの好ま
しい実施例において、FSM130は３つの入力ビットI0、I1
およびI2（図3B）を受取り、これらはCPUデータ要求の
状態および他のデータ交換ユニットによる応答を示す。
入力ビットI0はサイクル終了（EOC）信号（つまり、デ
ータサイクルが現在のアクティブのユニットよって完了
したことを示すシステムワイド信号）の値を表わす。入
力ビットI1はローカル「マイン」信号OMHIT（つまりデ
ータ交換ユニット内の、所与のデータ要求がそのユニッ
トに属することを示すローカル信号）の値を表わす。こ
のように、メモリユニット115のFSM130では、ビットI1
は線233上でデコーダ230によって発生されたローカルOM
HIT信号の値を表わす。入力ビットI2はデータ交換ユニ
ットのどれかがデータ要求を受取ったことを示すグロー
バル「マイン」信号MHITの値を表す。MHIT信号はたとえ
ば入力としてデータ交換ユニットの各々からのOMHIT信
号を有するORゲート（図示せず）の出力をとることによ
って発生され得る。このように、ビットI2の値はFSMの
すべて（つまりCPU110のFSM、メモリユニット115のFSM
など）内で同一になるであろう。なお、ここに説明され
る実施例では、入力ビットI1およびI2はアクティブロー
である。したがって、簡単にいうと、入力ビットI2、I1
およびI0はデータ要求がデータ交換ユニットのいずれか
によって受取られたかどうか、データ要求がその特定の
ユニットに向けられていたかどうか、およびデータサイ
クルが完了したかどうかを各FSM130に示す。
入力ビットI0、I1およびI2に応答して、FSM130の４つ
の状態出力O0、O1、O2およびO3は図3Aの状態図に示され
るように変化する。状態出力ビットはシステム100内の
アクティブおよび未決定の要求の状態を表わす。アクテ
ィブ要求とはCPU110が現在応答を待っているデータ要求
であり、一方未決定の要求とはアクティブ要求の発行後
であってアクティブ要求に対する応答の前にCPU110によ
って発せられたデータ要求である。
図３はFSM130の状態変数の各々の要約を与える。状態
出力ビットO0は変数PSELの値を表わす。変数PSELは各メ
モリ交換ユニット内のローカル変数であり、そのメモリ
交換ユニットが未決定の要求のオーナであるかどうかを
示す。状態出力ビットO1は変数PNDの値を表わす。変数P
NDはFSM130のすべてに共通のグローバル変数であり、未
決定のデータ要求がデータ変換ユニットのいずれか１つ
内で開始されたかどうかを示す。状態出力ビットO2は変
数ACTの値を表わす。変数ACTもまたデータ交換ユニット
のすべてに共通のグローバル変数であり、アクティブデ
ータ要求がデータ変換ユニットのいずれか１つで開始さ
れたかどうかを示す。状態出力ビットO3は変数ASELの値
を表わす。変数ASELは各データ交換ユニットのFSM130内
のローカル変数であり、そのデータ要求ユニットがアク
ティブデータ要求のオーナであるかどうかを示す。これ
らの４つの状態出力ビット（O0、O1、O2およびO3）は各
FSM130の状態を構成し、状態バブル内で表わされ、一方
入力ビット（I0、I1およびI2）は状態図3Aの状態バブル
間の経路に沿って表わされる。
状態出力ビットが取り得る16の考えられる組合せがあ
り、入力ビットが取り得る８つの考えられる組合せがあ
るが、これらの可能性のすべてが状態図3Aに表わされて
いるわけではないことに注意しなければならない。なぜ
なら、これらの組合せの多くは有効ではなく、したがっ
てシステム100の通常動作の間に入力されないからであ
る。特に、アクティブ要求なしで未決定の要求があるこ
とを示す出力状態値（つまり状態0001、0010、および00
11）は無効である。同様に、特定のアクティブ要求また
は特定の未決定の要求がローカルFSM130のデータ交換ユ
ニットに属する一方で、グローバルアクティブまたは未
決定の要求は何も示されないことを示す状態（つまり状
態0001、0101、1000、1001、1010、1011、および1101）
も同様に無効である。なぜなら、ローカル要求は自動的
にグローバル要求を発生するからである。入力ビットの
場合には、状態100および101（第１の２つのビットI2お
よびI1がアクティブローであることを思い出す）はロー
カルデータ要求が行なわれたがグローバル要求は何も示
されなかったことを示すので無効である。
システム100は一般に状態0000で動作を開始する。シ
ステム100はシステムリセットによって、または別の状
態からの遷移によって状態0000に到達し得る。状態0000
はCPU110からの未解決のデータ要求が何もない状態を示
す。この状態はCPU110がデータを処理している、または
システム100がイナクティブであることを一般に示す。
状態0000では、ある入力ビット組合せはシステム100の
通常動作の間不可能である。つまり、EOCを示すがデー
タ要求を何も示さない入力状態1111はアクティブデータ
要求がないので、かつその結果サイクル終了はあり得な
いので不可能である。FSM130はFSM130への入力ビットが
EOCのないデータ要求がCPU110によって発せられたこと
を示すまで状態0000のままである。このように、状態図
に示されるように、FSM130は001（EOCと同時のローカル
データ要求）、011（EOCと同時のグローバルデータ要
求）、および110（データ要求なしおよびEOCなし）の入
力に対して状態0000のままである。しかしながら、010
（EOCのないグローバルデータ要求）の入力、または000
（EOCのないローカルおよびグローバルデータ要求）の
入力によりFSM130は状態を変えるであろう。
000の入力によりFSM130は状態1100に遷移する。状態1
100はローカルデータ交換ユニット（つまりその状態が
図3Aの状態図に描かれるFSM130を含むユニット）へのデ
ータ要求がアクティブであり、かつシステム内に未決定
のデータ要求かないことを示す。010の入力によりFSM13
0は状態0100に遷移する。状態0100は別のデータ交換ユ
ニットへのデータ要求がアクティブであり、かつシステ
ム100内に未決定のデータ要求がなにもないことを示
す。
状態0100のときに、FSM130は入力ビット組合せに依存
して４つの異なった状態のいずれか１つに遷移してもよ
いし、または同じ状態のままであってもよい。たとえ
ば、入力ビットが110（CPU110からの新しいデータ要求
なしおよびEOCなし）または011（EOCと同時のグローバ
ルデータ要求）であれば、FSM130は状態0100のままであ
る。グローバル要求がEOCと同時に発せられたときにFSM
130が状態0100のままである理由は、古いアクティブデ
ータ要求がEOCによってクリアされるとすぐ、それは直
後の新しいグローバルアクティブ要求によって取って変
わられ、FSM130は決して実際に状態0100を離れることは
ないということである。
FSM130が状態0100にある間の111（EOCを有する新しい
データ要求なし）の入力ビット組合せはアクティブデー
タ要求が何もないことを示し、FSM130は状態0000に戻
る。
FSM130が状態0100にある間の010（EOCなしのグローバ
ルデータ要求）の入力ビット組合せによりFSM130は状態
0110に遷移する。状態0110はアクティブおよび未決定の
データ要求が他のデータ交換ユニットに対して行なわれ
たことを示す。したがって、CPU110は現在２つの応答を
待っている。ここに説明される実施例では、システム10
0は一度に２つの未解決の要求しか処理できないので、
新しいデータ要求がCPU110によって発せられたことを示
すすべての入力ビット組合せ（つまり入力ビット組合せ
000、001、010、011）は、FSM130が状態0110にある間無
効である。したがって、入力ビット組合せが110（新し
いデータ要求なしおよびEOCなし）であれば、FSM130は
状態0110のままであるが、入力ビット組合せが111（新
しいデータ要求なしおよびEOCであり）であれば、この
入力によりFSMは状態0100に戻る。
FSM130が状態0100にある間の001（EOCと同時のローカ
ルデータ要求）の入力ビット組合せは、グローバルアク
ティブ要求がクリアされ新しいローカルデータ要求によ
って取って変わられたことを示す。したがって、FSM130
はアクティブデータ要求がローカルデータ交換ユニット
に発せられたことを示す状態1100に遷移する。状態1100
については以下により詳細に論じる。
FSM130が状態0100にある間の000（EOCのないローカル
データ要求）の入力ビット組合せによりFSM130は状態01
11に遷移する。状態0111はアクティブデータ要求がある
他のデータ交換ユニットに属し、一方未決定の要求はロ
ーカルデータ交換ユニットに属することを示す。状態01
10の場合のように、CPU110からの新しいデータ要求の発
行を示す入力はFSM130が状態0111のままである間無効で
ある。なぜなら２つのデータ要求が既に未決定であり、
プロセッサは第３のデータ要求を発行しないからであ
る。このように、入力ビットが110（新しいデータなし
およびEOCなし）のとき、FSMは状態0111のままである。
しかしながら、111（新しいデータなしおよびEOCあり）
の入力ビット組合せはアクティブ要求がクリアされるこ
とを示す。未決定の要求はしたがってアクティブにな
り、FSM130は状態1100に遷移する。
FSM130が状態1100にある（アクティブデータ要求はロ
ーカルデータ交換ユニットに属する一方で、未決定の要
求はないことを示す）間、FSM130は入力ビット組合せに
よって決定されるように、４つの異なった状態の１つに
遷移してもよいし、状態1100のままであってもよい。も
し入力ビットが110（新しいデータ要求なしおよびEOCな
し）であれば、FSM130は状態1100のままである。同時
に、入力ビットが001（EOCと同時のローカルデータ要
求）であれば、FSM130は同様に状態1100のままであろ
う。なぜなら、EOCは古いローカルアクティブデータ要
求をクリアし、新しいローカルアクティブデータ要求が
直ちに以前の要求に取って変わるからである。
FSM130が状態1100にある間に入力ビットが011（EOCを
有するグローバルデータ要求）であれば、FSM130は状態
0100に遷移するであろう。なぜなら、EOCは以前のロー
カルアクティブデータ要求をクリアし、CPU110によって
発行された新しいグローバルデータ要求が以前の要求に
取って変わるからである。このように、FSM130はグロー
バルアクティブ要求が未解決であることを示す状態（つ
まり状態0100）に入る。
FSMが状態1100にある間の111（新しいデータ要求なし
およびEOCあり）の入力ビット組合せは、アクティブ要
求がクリアされ、かつアクティブ要求にとって変わる新
しい要求がなかったことを示す。したがって、FSM130は
未解決のデータ要求がなにもないことを示す状態0000に
入る。
FSM130が状態1100にある間に入力ビットが000（EOCの
ない新しいローカルデータ要求）であれば、FSM130は状
態1111に遷移する。状態1111はアクティブおよび未決定
のデータ要求が未解決であり、かつアクティブおよび未
決定のデータ要求はどちらもローカルデータ交換ユニッ
トに属することを示す。同時に未解決のアクティブおよ
び未決定のデータ要求があるので、新しいデータ要求が
CPU110によって発せられたことを示す入力組合せはFSM1
30が状態1111にある間無効である。したがって、入力ビ
ットは２つの組合せ110および111しかとれない。もし入
力ビットが110（新しいデータ要求なしおよびEOCなし）
であれば、FSMは同じ状態（つまり状態1111）のままで
あろう。しかしながら、もし入力ビットが111（EOCを有
する新しいデータ要求なし）であれば、アクティブ要求
はクリアされ、未決定のローカル要求はアクティブにさ
れるであろう。したがって、FSM130は状態1100に戻る
（アクティブローカルデータ要求を示すが未決定のデー
タ要求は示さない）。
FSM130が状態1100にある間に入力ビットが010（EOCの
ないグローバルデータ要求）であれば、FSM130は状態11
10に遷移する。状態1110はアクティブローカルデータ要
求および未決定のグローバルデータ要求があることを示
す。したがって、状態1110は新しいデータ要求がCPU110
によって発行されたことを示すあらゆる入力の可能性を
排除する。したがって、もし入力ビット組合せが110（E
COのない新しいデータ要求なし）であれば、FSMは状態1
110のままであるが、入力ビット組合せが111（EOCを有
する新しいデータ要求なし）であれば、アクティブロー
カル要求はクリアされ、未決定のグローバル要求がアク
ティブグローバル要求になる。したがって、FSM130は状
態0100に遷移し、グローバルアクティブデータ要求がシ
ステム100内で未解決であることを示す。
上述の態様で、FSM130の各々は所与の入力に応答して
状態から状態へ遷移する。FSM130の各々の出力状態はし
たがってシステム100全体のデータ要求の状態を示す。
各FSM130はシステム100全体のデータ要求の状態を示す
出力状態を有するので、FSM130によって与えられる信号
は、以下でより明らかにされるように、システム100内
のデータの適切な順序決めを保証することが可能であ
る。
図４はFSM130の１つの好ましい実施例を示す概略ブロ
ック図である。なおFSM130のこの実現例はあたかもFSM1
30が複数の別個のコンポーネントを含むかのように図４
に示されるが、FSM130は単一の集積回路チップ内で実現
され得る。図４に示されるように、FSM130は４つの８×
１マルチプレクサ（MUX）410、412、414および416を含
み、これらは選択入力として入力ビットI0（EOC）、I1
（OMHIT）、I2（MHIT）を線402、233、282に沿ってそれ
ぞれ受取る。
マルチプレクサ410−416は線430−436に沿って４つの
Ｄフリップフロップ（DFF）420−426にそれぞれ信号を
送る。マルチプレクサ410−416によって送られる信号は
線402、233、282に沿って与えられた入力ビットの値に
よって決定される。たとえば、入力ビットI0−I2が011
であれば、各マルチプレクサ410−416の「３」入力に与
えられる信号はそのマルチプレクサの出力に送られ、し
たがって対応のＤフリップフロップ420−426の入力に与
えられる。マルチプレクサ410−416への「４」および
「５」入力は決して選択されないので（つまり入力100
および101は有効な入力組合せではないので）接続され
ないことが理解されるであろう。
Ｄフリップフロップ420−426はその入力で与えられた
データを線440上でのクロックサイクルの発生時にその
出力に送る。各Ｄフリップフロップ420−426もまた線44
2に接続されたアクティブローリセット入力を含む。し
たがって、フリップフロップ420−426の各々の出力は論
理「０」が線442に与えられたときにローにリセットす
る。フリップフロップ420−426の出力は出力線238、45
2、454、456にそれぞれ与えられる。
線238、452、454、456上に存在する信号はFSM130の状
態出力を構成する。特に、線238上の信号は変数ASELで
あり、線452上の信号は変数ACTであり、線454上の信号
は変数PNDであり、線456上の信号は変数PSELである。
これらの信号の各々はマルチプレクサ410−416の１つ
以上の入力にフィードバックされる。特に、線238上の
信号ASEL（ローカルデータ交換ユニットに属するアクテ
ィブデータ要求があることを示す）は、マルチプレクサ
410の入力２および６とともに排他的NOR（XNOR）ゲート
460の第１の入力にフィードバックされる。線452上の信
号ACT（ローカルデータ交換ユニット以外のデータ交換
ユニットに属するアクティブデータ要求があることを示
す）は、マルチプレクサ412の入力１、３および６、マ
ルチプレクサ414の入力０および２、ならびにマルチプ
レクサ416の入力０にフィードバックされる。信号ACTは
またXNORゲート460の第２の入力にも与えられる。XNOR
ゲート460の出力はマルチプレクサ410の入力０に与えら
れる。線454上の信号PND（ローカルデータ交換ユニット
に属さない未決定のデータ要求を示す）は、マルチプレ
クサ412の入力７およびマルチプレクサ414の入力６にフ
ィードバックされる。最後に、線456上の信号PSEL（ロ
ーカルデータ交換ユニットに属する未決定のデータ要求
があることを示す）は、マルチプレクサ410の入力７お
よびマルチプレクサ416の入力６にフィードバックされ
る。
マルチプレクサ410の入力３、マルチプレクサ414の入
力１、３および７、ならびにマルチプレクサ416の入力
１、２、３および７は直接接地される（つまり論理ゼロ
または低電圧レベル）。マルチプレクサ412の入力０お
よび２は直接Vcc（ハイ）に接続される。したがって、
選択可能な（つまり有効な）マルチプレクサ入力の各々
はフィードバック入力、接地またはVccに接続される。
通常動作の間、図４に示されるように構成されたFSM
回路は３つの入力ビットに応答して１組の４つの状態出
力を与える。図４に示される回路の出力状態から出力状
態への遷移は、入力ビットの値によって決定されるので
あるが、図3Aの状態図に描かれた状態の遷移に正確に対
応する。図４に示されたFSM回路の動作を明らかにする
ために、以下に１つの入力／出力例を与える。
たとえば0000の出力状態および010の入力ビット（つ
まりI0＝０、I1＝１、およびI2＝０）とすると、線23
8、452、454、456の各々上の信号は論理０であり、一方
選択されたマルチプレクサ入力はマルチプレクサ410−4
16の各々に対して入力２であることは明らかである。し
たがって、マルチプレクサ410の出力で線430に与えられ
た信号は線238に与えられた信号に等しいであろう（こ
の場合ASELは０として与えられるので論理０）。マルチ
プレクサ412の出力で線432に与えられた信号はVccに等
しいであろう（つまり論理１）。マルチプレクサ414の
出力で線434に与えられた信号線454に与えられた信号に
等しいであろう（この場合ACTは０として与えられるの
で論理０）。最後に、マルチプレクサ416の出力で線436
に与えられた信号は接地に等しいであろう（つまり論理
０）。マルチプレクサ410−416の出力の各々は対応のＤ
フリップフロップ420−426の入力に与えられ、これらの
信号はクロックパルスの発生時に出力線238、452、45
4、456にそれぞれ送られる。したがって、次の出力状態
はASEL＝０、ACT＝１、PND＝０、PSEL＝０、つまり0100
になるであろう。これは図3Aの状態図に描かれるように
010の入力が与えられたときの0000から0100への状態遷
移に対応する。
上に述べられたように、FSM130はFSMコントローラ240
およびトランシーバ220（図２）とともに選択遅延回路
として作用し、メモリユニット115への未決定のデータ
要求がアクティブになるまでRAMアレイ210からデータバ
ス270へのデータの伝送を遅らせる。この遅延は線238に
沿ってFSM130によってFSMコントローラ240に与えられる
イネーブル信号によって達成される。線238上の信号が
ローのとき、これはデータを伝送すべきでないことをFS
Mコントローラ240に示す。FSMコントローラ240はしたが
ってRAM210からデータバス270へのデータの伝送を防ぐ
ディスエーブル信号を線225に沿ってトランシーバ220に
送る。未決定のローカルデータ要求が一旦アクティブに
なると（たとえばデータ要求がアクティブであり、メモ
リユニット115に属するとき）、これは要求されたデー
タがRAMアレイ210からデータバス270に伝送されるべき
であることを意味する。FSM130はしたがってFSMコント
ローラ240にトランシーバ220をイネーブルするように命
令するイネーブル信号を線238に沿って発生する。
図４に示されるように、線238に沿うイネーブル信号
は信号ASELとしてＤフリップフロップ420の出力で発生
される。ASEL信号はデータ要求がアクティブでありかつ
ローカルであるときのみハイであり、イネーブル信号と
してのASELの使用によりメモリユニット115がCPU110か
らの前のデータ要求に対する応答が行なわれるまでデー
タを出力しないことを保証する。
この発明はその精神または本質的な特徴から逸脱する
ことなく他の形態で実施され得る。たとえば、FSM130は
数個の異なった回路要素内で実現されてもよいし、単一
の集積回路チップ内で実現されてもよい。さらに、FSM1
30はシフトレジスタなどの異なった回路コンポーネント
を使用して実現されてもよい。加えて、FSM130の構成は
３以上のCPUデータ要求が同時に未解決であるデータパ
イプライン化を与えるように拡張かつ修正可能である。
したがって、前述の説明は例示として考慮されるべきで
あり、制限として考慮されるべきではない。この発明の
精神および範囲は添付の請求の範囲に鑑み理解されかつ
それによって規定されるべきである。
フロントページの続き (56)参考文献 特開 昭55−47545（ＪＰ，Ａ) 特開 昭57−30062（ＪＰ，Ａ) 特開 昭54−145440（ＪＰ，Ａ) 特開 昭59−116981（ＪＰ，Ａ) 特開 昭61−160142（ＪＰ，Ａ) 特開 平５−143533（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 13/36 G06F 13/38 G06F 13/42

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】パーソナルコンピュータデータパイプライ
    ン化システムにおいてデータを管理するデータ管理シス
    テムであって、前記パイプライン化システムは、中央処
    理装置（CPU）と、データ通信バスと、複数のデータ発
    生装置とを含み、前記パイプライン化システムはさら
    に、データ発生装置から応答を受取る前に前記CPUによ
    って少なくとも２つのデータ要求が発せられるように構
    成され、前記データ管理システムは、 前記CPUからデータ要求を受取り、かつ１つのデータ要
    求が前記データ発生装置に向けられたときに選択信号を
    出力する、各データ発生装置のためのそれぞれの選択回
    路と、 各データ発生装置のためのそれぞれの状態マシンとを含
    み、前記状態マシンは、前記データ発生装置のための前
    記それぞれの選択回路からの前記選択信号を受取り、か
    つ別のデータ発生装置のための選択回路からの選択信号
    を受取り、前記状態マシンは、前記それぞれのデータ発
    生装置の前記それぞれの選択回路からのアクティブ選択
    信号が、前記別のデータ発生装置の前記選択回路からの
    アクティブ選択信号より前に発生したときに、そのそれ
    ぞれのデータ発生装置を起動してデータをデータ通信バ
    スに出力する、データ管理システム。
  2. 【請求項２】パイプライン化されたデータシステムにお
    いて装置がデータ要求に応答する順序を制御するコント
    ローラであって、 各装置のためのそれぞれのデコーダを含み、各デコーダ
    は、現在のデータ要求がそのそれぞれの装置に向けられ
    ているかどうかを判断し、前記現在のデータ要求がその
    それぞれの装置に向けられている場合にはアクティブデ
    コード信号を発生し、 各装置のためのそれぞれの状態マシンを含み、各状態マ
    シンは、そのそれぞれの装置のための前記それぞれのデ
    コーダからの前記アクティブデコード信号を受取り、か
    つ他の装置のためのデコーダからのアクティブデコード
    信号を受取り、前記状態マシンはさらに、前のデータサ
    イクルの完了を示すサイクル信号の終了を受取り、前記
    状態マシンが、そのそれぞれの装置のための前記それぞ
    れのデコーダからの前記アクティブデコード信号が現在
    の最も早いアクティブデコード信号であると決定したと
    き、前記状態マシンはアクティブ選択信号を発生し、前
    記装置は前記アクティブ選択信号に応答してデータを前
    記パイプライン化されたデータシステムに出力する、コ
    ントローラ。
  3. 【請求項３】前記それぞれの装置のための前記それぞれ
    の状態マシンは、前記それぞれの装置が他のいかなるア
    クティブ要求より前に発生したアクティブ要求を有する
    場合にアクティブである第１の状態信号と、前記それぞ
    れの装置が別のアクティブ要求後に発生したアクティブ
    要求を有する場合にアクティブである第２の状態信号
    と、いずれかの装置がアクティブ要求を有する場合にア
    クティブである第３の状態信号と、いずれか２つの要求
    がアクティブである場合にアクティブである第４の状態
    信号とを発生する、請求項２に記載のコントローラ。
  4. 【請求項４】パイプライン化されたデータシステムであ
    って、 第１のデータ発生装置と、 第２のデータ発生装置と、 前記第１および第２のデータ発生装置からのデータを要
    求するデータ要求を発する第１の装置とを含み、前記第
    １の装置は第１のデータ要求を発し、かつ前記第１のデ
    ータ要求に対する応答を待つことなく第２のデータ要求
    を発し、 前記第１のデータ発生装置のための第１のデコーダおよ
    び第１のコントローラと、さらに 前記第２のデータ発生装置のための第２のデコーダおよ
    び第２のコントローラとを含み、 前記第１のデコーダは第１および第２のデータ要求のど
    ちらでも前記第１のデータ発生装置に向けられていると
    きを判断し、前記第１のデータ発生装置に向けられた各
    要求に対して第１のアクティブ選択信号を発生し、 前記第２のデコーダは前記第１および第２のデータ要求
    のどちらでも前記第２のデータ発生装置に向けられてい
    るときを判断し、前記第２のデータ発生装置に向けられ
    た各要求に対する第２のアクティブ選択信号を発生し、 前記第１のコントローラは前記第１および第２のデコー
    ダからの前記アクティブ選択信号に応答して、第２のデ
    ータ発生装置が応答していないいかなる第２のアクティ
    ブ選択信号よりも前に前記第１のアクティブ選択信号が
    発生したときに、前記第１のデータ発生装置に、前記パ
    イプライン化されたデータシステムにデータを出力さ
    せ、 前記第２のコントローラは前記第１および第２のデコー
    ダからの前記アクティブ選択信号に応答して、第１のデ
    ータ発生装置が応答していないいかなる第１のアクティ
    ブ選択信号よりも前に前記第２のアクティブ選択信号が
    発生したときに、前記第２のデータ発生装置に、前記パ
    イプライン化されたデータシステムにデータを出力させ
    る、パイプライン化されたデータシステム。
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