JPH09288640A - マイクロコンピュータ及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】データバスを有するマイクロコンピュータ及び
半導体装置において、前記データバスを複数個に分割し
た上で、動作時の消費電流が少なくかつ製品出荷時の検
査が有効に行えるようにする。 【解決手段】分割されたデータバスについて、一つをメ
インデータバス、メインデータバスを除くデータバスを
サブデータバスと位置づけ、メインデータバスの下にサ
ブデータバスをバスインターフェース回路を介して並列
に接続し、サブデータバスの下に機能ブロックを接続し
た上で、外部信号入力及び割り込み回路からの信号入力
により前記バスインターフェースを一部開放または全開
放に設定できる、というモードを持たせる。及び専用外
部端子を持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データバスを有す
るマイクロコンピュータ及び半導体装置に関する。

【０００２】

【従来の技術】従来の技術による構成例を、マイクロコ
ンピュータを用いて以下に説明する。図２に示すように
従来の技術では、ＣＰＵ２０２と機能ブロック２０３と
の間でデータのやりとりを行うデータバス２０１が存在
し、前記データバス２０１は単一で、前記ＣＰＵ２０２
と前記複数の機能ブロック２０３が各々並列に、接続さ
れる、という構成をとっていた。

【０００３】または、図１に構成例を示すように、デー
タバスをメインデータバス１０４とサブデータバス１０
５に分割し、ＣＰＵ１０１は前記メインデータバスに接
続され、前記メインデータバス１０４からバスインター
フェース回路１０２を介して前記サブデータバス１０５
が並列に接続され、前記サブデータバス１０５の下に機
能ブロック１０３が接続されていた。前記バスインター
フェース回路１０２は、バス制御回路１０６より発せら
れるバス制御信号１０９により、各々開放される（接続
状態にされる）か否かの制御が行われる。前記バス制御
回路１０６には、アドレスデコーダからの開閉制御信号
１０７及びＣＰＵ１０１からの開閉制御信号４０８が入
力される。

【０００４】ここで、前記開閉制御信号１０７及び１０
８の個々について説明する。

【０００５】前者のアドレスデコーダからの開閉制御信
号１０７とは、当マイクロコンピュータまたは半導体装
置の動作中に、正常動作を継続するにあたって、必要と
なる機能ブロック（以下、機能ブロックＡと称する）の
所有するアドレス値を発する信号である。前記バス制御
回路１０６は、前記開閉制御信号１０７より前記機能ブ
ロックＡのアドレス値を受けると、前記機能ブロックＡ
が接続されているサブデータバス（以下、サブデータバ
スＡと称する）が前記メインデータバス１０４とのアク
セスが可能となるよう、前記サブデータバスＡのつなが
るバスインターフェース回路（以下、バスインターフェ
ース回路Ａと称する）に対して、開放可となるような命
令を、バス制御信号１０９にて発する。バスインターフ
ェース回路Ａを除くバスインターフェース回路１０２に
対しては、非開放となるような命令を、バス制御信号１
０９にて発する。

【０００６】後者のＣＰＵからの開閉制御信号１０８と
は、ＣＰＵがデータバスからデータを読みとる期間（以
下、リードサイクルと称する）であるか、ＣＰＵからデ
ータバスへデータを発する期間（以下、ライトサイクル
と称する）であるか、前記リードサイクルまたは前記ラ
イトサイクル以外の期間であるかを示す信号である。前
記バス制御回路１０６は、前記開閉制御信号１０８を受
けると、前記サブデータバスＡと前記メインデータバス
１０４が開放可とされた状態にある前記バスインターフ
ェース回路Ａに対して、データの転送方向をリードサイ
クル／ライトサイクルに応じて開放するような命令を、
前記バス制御信号１０９にて発する。

【０００７】したがって、前記バス制御回路１０６と
は、いつ、どの機能ブロックを、どのタイミングで、ど
の方向にデータをアクセスするのかを判断して、前記バ
ス制御信号１０９を発する。

【０００８】

【発明が解決しようとする課題】発明が解決しようとす
る課題について、以下に説明する。

【０００９】図２の構成例によると、データバス２０１
の電位がＨレベルにもＬレベルにも確定されない状態
（以下、不定状態と称する）になった場合、図３に例を
示すように、前記データバス２０１と直接接続された機
能ブロック２０３中のＰｃｈトランジスタ３０３及びＮ
ｃｈトランジスタ３０４のゲート電位が、前記データバ
ス２０１と同じ不定状態に陥り、前記Ｐｃｈトランジス
タ３０３及びＮｃｈトランジスタ３０４を貫通した電源
間電流（以下、貫通電流と称する）３０７が発生する要
因となった。このため、動作時の消費電流の増加が起
き、製品の耐久性の低下・同製品を用いたシステム構築
の自由度低下等を巻き起こした。

【００１０】図１の構成例は、データバスを複数に分割
し、動作時に使用する機能ブロックが存在する部分のデ
ータバスのみをアクセスするものであり、使用しないデ
ータバスについては、電位が不定状態になることを防ぐ
ことで前記貫通電流を低減させ、図２に示す構成例の持
つ課題は解決されるが、本構成例では、製品の出荷前の
メーカーによる検査工程において、今、機能ブロック１
０３のうちのいずれか（以下、機能ブロックＢと称す
る）に対して、製品外部からデータをアクセスしようと
する場合、図２に示す例においては問題とならなかった
が、機能ブロックＢのつながるバスインターフェース回
路１０２が開放状態になければ、データのアクセスは不
可能となる。このため、アクセスする機能ブロックを変
える度にアドレス値及びリードサイクル／ライトサイク
ルの設定が必要となった。したがって、検査時の上記設
定の設定回数の増大に伴う検査時間の延長・検査手順の
複雑化をもたらし、製品納期短縮の妨げ・製品コストの
アップの一因となった。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明のマイクロコンピュータは、 （１）ＣＰＵと、複数の機能ブロックと、ＣＰＵと前記
機能ブロックとを接続するデータバスとを備え、前記デ
ータバスはＣＰＵに接続される第１のデータバスと、前
記機能ブロックに接続される第２のデータバスとを有
し、前記第１のデータバスと前記第２のデータバスの接
続／非接続を制御するためのバス制御回路とを備えたこ
とを特徴とする。

【００１２】（２）（１）記載のマイクロコンピュータ
において、バス開閉制御信号に基づき前記バス制御回路
は、複数の前記第２のデータバスすべてと前記第１のデ
ータバスとを接続することを特徴とする。

【００１３】（３）（１）記載のマイクロコンピュータ
において、バス開閉制御信号に基づき前記バス制御回路
は、前記複数の前記第２のデータバスの内特定の前記第
２のデータバスのみと前記第１のデータバスとを接続
し、他の該第２のデータバスと前記第１のデータバスと
を非接続にすることを特徴とする。

【００１４】（４）（３）記載のマイクロコンピュータ
において、前記バス開閉制御信号は複数ビットの情報か
らなり、前記バス開閉信号をデコードするデコード回路
を備え、前記バス制御回路は前記デコード回路の出力に
基づき前記第１のデータバスに接続する該第２のデータ
バスを選択することを特徴とする。

【００１５】（５）（１）〜（４）いずれか記載のマイ
クロコンピュータにおいて、前記バス開閉制御信号入力
端子を備えたことを特徴とする。

【００１６】（６）（１）記載のマイクロコンピュータ
において、ＣＰＵで実行されるプログラムに対する割り
込みを検出する割り込み回路を有し、前記割り込み回路
の出力に基づき前記バス制御回路は、複数の前記第２の
データバスすべてと前記第１のデータバスとを接続する
ことを特徴とする。

【００１７】（７）（１）記載のマイクロコンピュータ
において、ＣＰＵで実行されるプログラムに対する割り
込みを検出する割り込み回路を有し、前記割り込み回路
の出力に基づき前記バス制御回路は、前記複数の前記第
２のデータバスの内特定の前記第２のデータバスのみと
前記第１のデータバスとを接続し、他の該第２のデータ
バスと前記第１のデータバスとを非接続にすることを特
徴とする。

【００１８】（８）（７）記載のマイクロコンピュータ
において、前記割り込み回路は複数ビットの信号を出力
し、出力された信号をデコードするデコード回路を備
え、前記バス制御回路は前記デコード回路の出力に基づ
き前記第１のデータバスに接続する該第２のデータバス
を選択することを特徴とする。

【００１９】また、半導体装置は、 （９）複数の機能ブロックと、該機能ブロックに接続さ
れた複数の第１のデータバスと、該第１のデータバス同
志を接続する第２のデータバスとを有し、 前記第１の
データバスと前記第２のデータバスの接続／非接続を制
御するためのバス制御回路とを備えたことを特徴とする
半導体装置。

【００２０】（１０）（９）記載の半導体装置におい
て、バス開閉制御信号に基づき前記バス制御回路は、複
数の前記第１のデータバスすべてと前記第２のデータバ
スとを接続することを特徴とする。

【００２１】（１１）（９）記載の半導体装置におい
て、バス開閉制御信号に基づき前記バス制御回路は、前
記複数の前記第１のデータバスの内特定の前記第１のデ
ータバスのみと前記第２のデータバスとを接続し、他の
該第１のデータバスと前記第２のデータバスとを非接続
にすることを特徴とする。

【００２２】（１２）（１１）記載の半導体装置におい
て、前記バス開閉制御信号は複数ビットの情報からな
り、前記バス開閉信号をデコードするデコード回路を備
え、前記バス制御回路は前記デコード回路の出力に基づ
き前記第２のデータバスに接続する該第１のデータバス
を選択することを特徴とする。

【００２３】（１３）（９）〜（１２）いずれか記載の
半導体装置において、前記バス開閉制御信号入力端子を
備えたことを特徴とする。

【００２４】

【作用】上記構成によれば、本発明のマイクロコンピュ
ータは、 （１）消費電流の低下、汎用性の拡大等が望めるマイク
ロコンピュータが実現できる。

【００２５】（２）製品の出荷検査時の検査方法が容易
に短時間で行うことができるマイクロコンピュータが実
現できる。

【００２６】（３）多様な検査・解析方法を有するマイ
クロコンピュータが実現できる。

【００２７】（４）外部からいろいろな状態のバス設定
が行えるマイクロコンピュータが実現できる。

【００２８】（５）外部から容易にバス設定が行えるマ
イクロコンピュータが実現できる。

【００２９】（６）プログラマブルに全バス接続が行え
るマイクロコンピュータが実現できる。

【００３０】（７）プログラマブルに選択的バス接続が
行えるマイクロコンピュータが実現できる。

【００３１】（８）バス選択が容易となるマイクロコン
ピュータが実現できる。

【００３２】また、本発明の半導体装置は、 （９）消費電流の低下、汎用性の拡大等が望める半導体
装置が実現できる。

【００３３】（１０）製品の出荷検査時の検査方法が容
易に短時間で行うことができる半導体装置が実現でき
る。

【００３４】（１１）多様な検査・解析方法を有する半
導体装置が実現できる。

【００３５】（１２）外部からいろいろな状態のバス設
定が行える半導体装置が実現できる。

【００３６】（１３）外部から容易にバス設定が行える
半導体装置が実現できる。

【００３７】

【発明の実施の形態】以下、本発明について図面を参照
して詳細に説明する。

【００３８】図６は、本発明の構成をマイクロコンピュ
ータを例として説明するための一例図である。メインデ
ータバス６０４とサブデータバス６０５は、バスインタ
ーフェース回路６０２を介して接続されている。前記サ
ブデータバス６０５は、複数存在し、前記バスインター
フェース回路６０２と同数であり、前記メインデータバ
ス６０４に対して並列に接続されている。前記サブデー
タバス６０５には、機能ブロック６０３が接続されてい
る。前記機能ブロック６０３はそれぞれ固有のアドレス
値を所有している。また、バス制御回路６０６が存在す
る。前記バス制御回路６０６には、アドレスデコーダか
らの開閉制御信号６０７、ＣＰＵ６０１からの開閉制御
信号６０８に加え、外部入力信号による開閉制御信号６
０９、割り込み回路からの開閉制御信号６１０が入力さ
れている。前記開閉制御信号６０７〜６１０の信号状態
を前記バス制御回路６０６内で読みとって判断を行い、
前記判断の結果を、前記バスインターフェース回路６０
２に対してバス制御信号６１１を発して反映させる。

【００３９】バス制御回路６０６の動作について説明す
る。前記バス制御回路６０６に入力される前記開閉制御
信号６０７〜６１０のうち、アドレスデコーダからの開
閉制御信号６０７及びＣＰＵからの開閉制御信号６０８
については、従来の技術による働きと変わらない。よっ
て、外部入力信号による開閉制御信号６０９と、割り込
み回路からの開閉制御信号６１０について以下に説明す
る。

【００４０】前者の外部入力信号による開閉制御信号６
０９とは、外部信号デコード回路６１４より発せられる
信号である。前記外部信号デコード回路とは、本発明の
マイクロコンピュータ及び半導体装置の有する外部入力
端子６１５からの外部入力信号６１２または専用外部入
力端子６１６からの外部入力信号６１３を受け、前記外
部入力信号６１２及び６１３の状態をデコードし、モー
ド１（全てのサブデータバスがメインデータバスに接続
される状態）またはモード２（一部のサブデータバスが
メインデータバスに接続され、一部は非接続となる状
態）のいずれに相当するか、あるいはいずれにも相当し
ないかどうかを判断する。前記判断の結果を、外部入力
信号による開閉制御信号６０９として、前記バス制御回
路６０６に対して発する。前記開閉制御信号６０９がモ
ード１を示す信号を発した場合は、前記バス制御回路６
０６は、全てのバスインターフェース回路６０２に対し
て、開放するように命令する。これにより、従来の技術
で生じた、出荷前の検査工程における製品外部からの機
能ブロックデータのアクセスの際に、検査工程・時間が
多大にかかるという課題に対しては、前記バスインター
フェース回路を全開放することにより、アドレス値の再
設定等の必要がなくなり、解決されることになる。前記
開閉制御信号６０９がモード２を示す信号を発した場合
は、前記バス制御回路６０６は、一部のバスインターフ
ェース回路６０２に対して、開放するように命令する。
この際、どのバスインターフェース回路を開放するかを
ソフトウェア、または配線切り換え、ヒューズ等にて選
択できるようにしておけば、不要なバスインターフェー
ス回路まで開放させることなく、効率的に検査が行え
る。また、開放するバスインターフェース回路の組み合
わせを変えて検査を行うことも可能となるため、検査パ
ターンの増加が望め、不良発生時の解析の容易化・不良
検出率の向上等が期待できることになる。

【００４１】後者の割り込み回路による開閉制御信号６
１０とは、前記割り込み回路が、割り込みを検出したと
きに発する割り込み検出信号に加え、前記モード１また
はモード２のどれかに相当するか否かの情報も盛り込
む。前記モード１またはモード２に相当する場合は、上
記と同様、バスインターフェース回路１０２に対して、
全開放または一部開放の命令を下す。この時、割り込み
の種類に応じて相当するモードを割り振っておくと、検
査時における割り込み検査方法の多様化が望め、検査効
率のアップにつながり、有用となる。

【００４２】開放するような命令を受けていない状態に
あるバスインターフェース回路においては、通常動作時
も検査時も、接続されるサブデータバスの電位を、Ｈレ
ベルまたはＬレベルのうち、動作するにあたり異常が生
じることがないようなレベルに固定しておく。すると、
未使用の機能ブロック部に発生していた貫通電流が、前
記サブデータバスの電位を固定してやることにより、貫
通電流経路が遮断されるため、低減することができる。
従って、動作時の消費電流値を低減させる結果となり、
ユーザーにとって有益な製品が提供できる。

【００４３】前記専用外部端子については、ＰＡＤ上に
生成しておき、ダイシング前のウェハー上での検査時に
用いて検査を行い、検査終了後にパッケージに納めて出
荷するときには外部端子としては出さないようにする
と、端子数の削減、及びユーザーの誤使用による製品故
障・劣化の予防にもなる。

【００４４】また、ＣＰＵ６０１と前記メインデータバ
ス６０４との間にも、前記バスインターフェース回路６
０２及び前記サブデータバス６０５を挿入する。つま
り、ＣＰＵと機能ブロックが同じ階層を経てメインデー
タバス６０４に接続されるようにする。すると、ＣＰＵ
を機能ブロックと同等の回路として扱うことができるた
め、前記モード２にて前記ＣＰＵ６０１につながるバス
インターフェース回路６０２が開放されないような設定
を行うと、マイクロコンピュータでありながら、外見上
ＣＰＵを全く搭載していない半導体装置として使用する
ことも可能となり、製品外部のＣＰＵから動作させるこ
とができるマイクロコンピュータが容易に実現でき、製
品の汎用性が広がる。また、出荷前の検査時において、
ＣＰＵを動作させずに製品外部からの命令コード入力に
より動作させる試験においては、従来の技術において
は、ＣＰＵ内部にＣＰＵが動作しなくなるような回路を
内蔵させることが必要であったが、本発明によれば、Ｃ
ＰＵを動作上切り離すことが容易に行えるため、ＣＰＵ
内部の回路を減らすことができる。よって、設計工数の
削減・設計納期の短期化も期待でき、さらに製品の低価
格化を推進できる。

【００４５】図４に、本発明によるマイクロコンピュー
タの一例図を示す。ＣＰＵ４０１と、バスインターフェ
ース回路４０２（ａ，ｂ，ｃ）と、アドレスデコーダ４
０７と、外部信号デコード回路４０８と、割り込み回路
４０９と、メインデータバス４１０と、サブデータバス
４１１（ａ，ｂ，ｃ）と、バス制御回路４１２を有し、
その他、カウンタ回路４０３と、タイマ回路４０４と、
Ａ／Ｄコンバータ４０５と、Ｄ／Ａコンバータ４０６を
有している。上記回路間を、割り込み回路からの開閉制
御信号４１３、アドレスデコーダからの開閉制御信号４
１４、ＣＰＵからの開閉制御信号４１５、外部入力信号
からの開閉制御信号４１６、バス制御信号４１７、汎用
外部端子からの入力信号４１８、専用外部端子からの入
力信号４１９がマイクロコンピュータ内で行き来してい
る。サブデータバス４１１は複数存在している。バスイ
ンターフェース回路４０２は前記サブデータバス４１１
と同数存在し、いずれも前記メインデータバス４１０と
並列に直結している。及び、各々に前記サブデータバス
４１１が接続されており、メインデータバス４１０とサ
ブデータバス４１１とのバイパス的な役割を担ってい
る。各サブデータバスには、単数あるいは複数の機能ブ
ロックが接続されている。本マイクロコンピュータにお
いては、機能ブロックの例として、カウンタ回路４０
３、タイマ回路４０４、Ａ／Ｄコンバータ４０５、Ｄ／
Ａコンバータ４０６を搭載させている。機能ブロック、
及びアドレスデコーダ４０７、外部信号デコード回路４
０８、割り込み回路４０９、バス制御回路４１２は、Ｃ
ＰＵ４０１による制御信号により制御されている。各バ
スインターフェース回路４０２には、バス制御回路４１
２から発せられるバス制御信号４１７が入力されてい
る。前記バス制御信号４１７の内容に応じて、前記バス
インターフェース回路各々が開放されるか否かが決定さ
れる。

【００４６】ここで、前記バス制御信号４１７による具
体的制御方法について説明する。

【００４７】例えば、前記バス制御信号４１７が３ビッ
ト信号（Ｃ２，Ｃ１，Ｃ０）であるとする。この８種類
の信号内容を、３ビット２進数（０，０，０），（０，
０，１），（０，１，０），（０，１，１），（１，
０，０），（１，０，１），（１，１，０），（１，
１，１）で表記することにする。）信号内容によるバス
インターフェース回路の開閉設定を次のように定義す
る。

【００４８】 （０，０，０）のとき・・・ｂ，ｃが開放 ［モード２］ （０，０，１）のとき・・・ｂが開放 ［モード２］ （０，１，０）のとき・・・ｃが開放 ［モード２］ （０，１，１）のとき・・・ａ，ｂ，ｃが開放 ［モード１］ （１，０，０）のとき・・・開放しない （１，０，１）のとき・・・ａ，ｂが開放 ［モード２］ （１，１，０）のとき・・・ａ，ｃが開放 ［モード２］ （１，１，１）のとき・・・ａが開放 ［モード２］ マイクロコンピュータとして通常動作させるには、
（１，０，１），（１，１，０），（１，１，１）の設
定のみを繰り返せば良い。即ち、ＣＰＵ４０１がメイン
データバス４１０に常に接続された状態にある。カウン
タ回路４０３及びタイマ回路４０４が必要な時には
（１，０，１）に設定する。Ａ／Ｄコンバータ４０５及
びＤ／Ａコンバータ４０６が必要な時には（１，１，
０）に設定する。ＣＰＵ４０１以外に機能ブロックを必
要としない時には（１，１，１）に設定する。ＨＡＬＴ
状態で保持しておく際には、（１，０，０）に設定す
る。これら（１，０，０），（１，０，１），（１，
１，０），（１，１，１）の４つの状態では、不必要と
なる機能ブロックはバスインターフェース回路４０２が
閉鎖されるためにメインデータバス４１０と接続される
ことがない。ゆえに、メインデータバス４１０が不定状
態となった時の貫通電流が極力低減される。大規模シス
テムにおいては、閉鎖される機能ブロック数が多くなる
ために、消費電流低減の有効性が増すことになる。

【００４９】製品出荷前のテスト段階においては、前記
（１，０，０），（１，０，１），（１，１，０），
（１，１，１）に加えて、次の設定下での試験を行うこ
とができる。

【００５０】バスインターフェース回路４０２を全て開
放する時には、（０，１，１）とする。すると、マイク
ロコンピュータ内のデータバス状態は、先に説明した図
２の従来の発明による場合と同様となり、テスト方法・
手順等を従来の方法から変える必要がない。つまり、テ
ストプログラムの作成段階において、内部バス状態が変
わったことによるタイミング、状態設定等の考慮が必要
なくなる。ゆえに、テスト時の工数の増加を最小限に抑
えながらにして、本発明による新技術を導入できること
となる。

【００５１】また（０，０，１）に設定すると、バスイ
ンターフェース回路４０２ｂが開放され、カウンタ回路
４０３とタイマ回路４０４のみの試験が行え、（０，
１，０）に設定すると、バスインターフェース回路４０
２ｃが開放され、Ａ／Ｄコンバータ４０５とＤ／Ａコン
バータ４０６のみの試験が行える。要するに、機能ブロ
ック単体での試験が容易になる。試験以外においても、
通常動作時に同設定を行えば、機能を絞った半導体装置
としても使用することができる。（０，０，０）の設定
でも同様に、ＣＰＵ４０１を除いた機能ブロックの試験
及びＣＰＵ４０１のない半導体装置として使用できる。
これより、マイクロコンピュータの試験方法の多様化、
汎用性の広がりが期待できる。

【００５２】次に、前記バス制御信号４１７を発するバ
ス制御回路４１２の動作について説明する。前記バス制
御回路４１２には、割り込み回路からの開閉制御信号４
１３、アドレスデコーダからの開閉制御信号４１４、Ｃ
ＰＵからの開閉制御信号４１５、外部入力信号による開
閉制御信号４１６が入力されている。

【００５３】前記割り込み回路からの開閉制御信号４１
３とは、割り込み回路４０７からバス制御回路４１２に
対して発せられる信号である。割り込み回路４０７は、
マイクロコンピュータ内でプログラム割り込み信号、入
出力割り込み信号、外部割り込み信号、機械チェック割
り込み信号を受ける。前記４種類のうちのどの種類の割
り込みであるか、優先順位はどうであるか、割り込み可
能な状態であるかを割り込み回路４０７内で判断し、そ
の結果を開閉制御信号４１３として出力する。例えば、
開閉制御信号４１３を２ビット信号（Ｉ１，Ｉ０）で表
すことにし、（Ｉ１，Ｉ０）が （０，０）のとき・・・プログラム割り込み （０，１）のとき・・・入出力割り込み （１，０）のとき・・・外部割り込み （１，１）のとき・・・機械チェック割り込み を表すことにする。バス制御回路４１２は、このうちの
どの状態であるかを読みとり、それによってバス制御信
号４１７を設定する。割り込みの種類により設定される
バス状態が選択できる。

【００５４】前記アドレスデコーダからの開閉制御信号
４１４とは、動作に必要な機能ブロックのアドレス値を
デコードすると、その機能ブロックが存在するサブデー
タバスが開放されるよう、前記バス制御回路４１２に発
する信号のことである。例えば、動作中にカウンタ回路
４０３またはタイマ回路４０４の制御が必要となった場
合は、バス制御信号４１７の設定が（１，０，１）とな
るような開閉制御信号をバス制御回路４１２に対して発
する。同様に、Ａ／Ｄコンバータ４０５またはＤ／Ａコ
ンバータ４０６の制御が必要となった場合は、バス制御
信号４１７の設定が（１，１，０）となるような開閉制
御信号をバス制御回路４１２に対して発する。

【００５５】前記ＣＰＵからの開閉制御信号４１５と
は、通常動作時、例えばＣＰＵがＨＡＬＴ状態に入った
時にバス制御信号４１７の設定が（１，０，０）となる
よう、バス制御回路４１２に対して開閉制御信号を発す
る。ＨＡＬＴ状態から解除された時にも、同様に、バス
制御信号４１７の設定が（１，０，１），（１，１，
０），（１，１，１）のいずれかになるよう、バス制御
回路４１２に対して開閉制御信号を発する。

【００５６】前記外部入力信号による開閉制御信号４１
６とは、外部信号デコード回路４０８からバス制御回路
４１２に発せられる開閉制御信号のことである。外部信
号デコード回路４０８には、汎用外部端子からの入力信
号４１８及び専用外部端子からの入力信号４１９が入力
されている。

【００５７】汎用外部端子とは、多目的の用途を持った
マイクロコンピュータ外部の端子であり、入出力ポート
である。マイクロコンピュータ内部において、外部信号
デコード回路４０８に対して状態設定を行えるように
し、前記汎用外部端子からの入力信号４１８がバスの制
御を行えるか否かを選択できるようにする。即ち、例え
ば前記汎用外部端子からの入力信号４１８が３ビット信
号であれば、そのままバス制御信号４１７の信号内容と
して流用できるようにすることが可能となる。すると、
マイクロコンピュータ外部からのバス状態の設定が、容
易に行えることになる。

【００５８】専用外部端子とは、製品出荷前の検査工程
でウェハー上で使用される端子である。例えば、専用外
部端子からの入力信号４１９にＬレベルからＨレベルへ
の立ち上がりエッジが入り外部信号デコード回路４０８
が検知すれば、バス状態がモード１の状態に強制的に移
り、再び立ち上がりエッジを検知すると今度は、ある一
つのモード２に強制的に移る、という仕様に設定するこ
とができる。これにより、検査時のバスの設定が容易に
行え、検査時間の短縮が可能となる。専用外部端子は、
プルアップまたはプルダウンしておくと、製品としてユ
ーザが使用するときにフローティング状態となっていて
も、立ち上がりエッジが誤って検知されることはない。

【００５９】いままでマイクロコンピュータを例にとっ
て説明してきたが、本発明はマイクロコンピュータだけ
ではなく、広い範囲の半導体装置に応用できる。半導体
装置として応用する場合の例を以下に示す。

【００６０】図５に、本発明による半導体装置の一例図
を示す。バスインターフェース回路５０１２（ａ，ｂ）
と、アドレスデコーダ５０６と、外部信号デコード回路
５０７と、割り込み回路５０８と、メインデータバス５
０９と、サブデータバス５１０（ａ，ｂ）と、バス制御
回路５１１を有し、その他、カウンタ回路５０２と、タ
イマ回路５０３と、Ａ／Ｄコンバータ５０４と、Ｄ／Ａ
コンバータ５０５を有している。上記回路間を、割り込
み回路からの開閉制御信号５１３、アドレスデコーダか
らの開閉制御信号５１２、外部入力信号からの開閉制御
信号５１５、バス制御信号５１６、汎用外部端子からの
入力信号５１７、専用外部端子からの入力信号５１８が
マイクロコンピュータ内で行き来している。サブデータ
バス５１０は複数存在している。バスインターフェース
回路５０１は前記サブデータバス５１０と同数存在し、
いずれも前記メインデータバス５０９と並列に直結して
いる。及び、各々に前記サブデータバス５１０が接続さ
れており、メインデータバス５０９とサブデータバス５
１０とのバイパス的な役割を担っている。各サブデータ
バスには、単数あるいは複数の機能ブロックが接続され
ている。本半導体装置においては、機能ブロックの例と
して、カウンタ回路５０２、タイマ回路５０３、Ａ／Ｄ
コンバータ５０４、Ｄ／Ａコンバータ５０５を搭載させ
ている。機能ブロック、及びアドレスデコーダ５０６、
外部信号デコード回路５０７、割り込み回路５０８、バ
ス制御回路５０９は、外部に設置したＣＰＵによる制御
信号により制御される。各バスインターフェース回路５
０１には、バス制御回路５１１から発せられるバス制御
信号５１６が入力されている。前記バス制御信号５１６
の内容に応じて、前記バスインターフェース回路各々が
開放されるか否かが決定される。動作アーキテクチャと
しては、上に図４のマイクロコンピュータを用いて説明
した動作アーキテクチャとほぼ同様である。が、本半導
体装置には図４のマイクロコンピュータに比べて、ＣＰ
Ｕが存在しないために、半導体装置内部にＣＰＵからの
開閉制御信号が存在しない。代わって、外部半導体装置
または外部電子機器等からの開閉制御信号５１４を設け
ている。例えば、本半導体装置を外部に設置したＣＰＵ
にて制御させようとする場合には、メインデータバス５
０９を前記外部ＣＰＵに接続させ、前記外部ＣＰＵから
の出力信号を開閉制御信号５１４として本半導体装置内
部に取り込む。すると、図４にて説明したマイクロコン
ピュータにおけるＣＰＵからの開閉制御信号４１５と同
じ働きを行わせることができる。

【００６１】

【発明の効果】以上述べたように本発明によれば、デー
タバスを複数に分割し、一つをメインデータバス、メイ
ンデータバスを除くデータバスをサブデータバスと位置
づけ、前記メインデータバスの下に前記サブデータバス
をバスインターフェース回路を介して並列に接続し、前
記サブデータバスの下に機能ブロックを接続し、前記バ
スインターフェース回路を制御するバス制御信号を発す
るバス制御回路を据えた上で、本発明によるマイクロコ
ンピュータについては、 （１）データバスを複数に分割し及びバス制御回路を備
えることにより、未使用中のサブデータバスの電位が不
定状態になることを防ぐことによる消費電流の低下、及
びサブデータバスを選択して使用機能限定が可能なこと
による製品汎用性の拡大、という特徴を有するマイクロ
コンピュータが実現できる。

【００６２】（２）全てのサブデータバスがメインデー
タバスに接続されるモードを持つことにより、製品の出
荷検査時の検査方法が容易に短時間で行うことができる
マイクロコンピュータが実現できる。

【００６３】（３）選択されたサブデータバスのみがメ
インデータバスに接続されるモードを持つことにより、
多様な検査・解析方法を有するマイクロコンピュータが
実現できる。

【００６４】（４）バス開閉信号をデコードするデコー
ド回路を備えることにより、外部からいろいろな状態の
バス設定が行えるマイクロコンピュータが実現できる。

【００６５】（５）開閉制御信号入力端子を備えること
により、外部から容易にバス設定が行えるマイクロコン
ピュータが実現できる。

【００６６】（６）割り込みを検出することにより、割
り込みに対応して全てのサブデータバスがメインデータ
バスに接続されるというモードを有するマイクロコンピ
ュータが実現できる。

【００６７】（７）割り込みを検出することにより、選
択されたサブデータバスのみがメインデータバスに接続
されるというモードを有するマイクロコンピュータが実
現できる。

【００６８】（８）割り込みを検出する信号を複数ビッ
トの信号にすることにより、バス選択が容易となるマイ
クロコンピュータが実現できる。

【００６９】また、本発明による半導体装置において
は、 （９）データバスを複数に分割し及びバス制御回路を備
えることにより、未使用中のサブデータバスの電位が不
定状態になることを防ぐことによる消費電流の低下、及
びサブデータバスを選択して使用機能限定が可能なこと
による製品汎用性の拡大、という特徴を有する半導体装
置が実現できる。

【００７０】（１０）全てのサブデータバスがメインデ
ータバスに接続されるモードを持つことにより、製品の
出荷検査時の検査方法が容易に短時間で行うことができ
る半導体装置が実現できる。

【００７１】（１１）選択されたサブデータバスのみが
メインデータバスに接続されるモードを持つことによ
り、多様な検査・解析方法を有する半導体装置が実現で
きる。

【００７２】（１２）バス開閉信号をデコードするデコ
ード回路を備えることにより、外部からいろいろな状態
のバス設定が行える半導体装置が実現できる。

【００７３】（１３）開閉制御信号入力端子を備えるこ
とにより、外部から容易にバス設定が行える半導体装置
が実現できる。

【００７４】ゆえに、検査工程・時間の容易化及び短縮
化による製品の短納期化・低価格化、検査・解析方法の
多様化による検査精度向上・製品不良検出率向上・製品
出荷後のユーザーサポート力向上、また製品の汎用性拡
大による使用用途拡大といった、ユーザーにとってメリ
ットが多い製品が提供できるという効果が得られる。

【図面の簡単な説明】

【図１】従来の技術によるマイクロコンピュータの模式
的な構成で、データバスを分割した場合の一例図。

【図２】従来の技術によるマイクロコンピュータの模式
的な構成の一例図。

【図３】信号状態が不定となることにより、電源間を貫
通して流れる電流の経路を示す図。

【図４】本発明によるマイクロコンピュータの一例図。

【図５】本発明による半導体装置の一例図。

【図６】本発明によるマイクロコンピュータの模式的な
構成の一例図。

【符号の説明】

１０１・・・ＣＰＵ １０２・・・バスインターフェース回路 １０３・・・機能ブロック １０４・・・メインデータバス １０５・・・サブデータバス １０６・・・バス制御回路 １０７・・・アドレスデコーダからの開閉制御信号 １０８・・・ＣＰＵからの開閉制御信号 １０９・・・バス制御信号 ２０１・・・データバス ２０２・・・ＣＰＵ ２０３・・・機能ブロック ３０１・・・ＶＤＤ ３０２・・・ＶＳＳ ３０３・・・Ｐｃｈトランジスタ ３０４・・・Ｎｃｈトランジスタ ３０５・・・データバスからの入力信号 ３０６・・・機能ブロック内部への出力信号 ３０７・・・貫通電流の経路 ４０１・・・ＣＰＵ ４０２ａ・・バスインターフェース回路ａ ４０２ｂ・・バスインターフェース回路ｂ ４０２ｃ・・バスインターフェース回路ｃ ４０３・・・カウンタ回路 ４０４・・・タイマ回路 ４０５・・・Ａ／Ｄコンバータ ４０６・・・Ｄ／Ａコンバータ ４０７・・・割り込み回路 ４０８・・・外部入力信号デコード回路 ４０９・・・アドレスデコーダ ４１０・・・メインデータバス ４１１ａ・・サブデータバスａ ４１１ｂ・・サブデータバスｂ ４１１ｃ・・サブデータバスｃ ４１２・・・バス制御回路 ４１３・・・割り込み回路からの開閉制御信号 ４１４・・・アドレスデコーダからの開閉制御信号 ４１５・・・ＣＰＵからの開閉制御信号 ４１６・・・外部入力信号による開閉制御信号 ４１７・・・バス制御信号 ４１８・・・汎用外部端子からの入力信号 ４１９・・・専用外部端子からの入力信号 ５０１ａ・・バスインターフェース回路ａ ５０１ｂ・・バスインターフェース回路ｂ ５０２・・・カウンタ回路 ５０３・・・タイマ回路 ５０４・・・Ａ／Ｄコンバータ ５０５・・・Ｄ／Ａコンバータ ５０６・・・割り込み回路 ５０７・・・外部入力信号デコード回路 ５０８・・・アドレスデコーダ ５０９・・・メインデータバス ５１０ａ・・サブデータバスａ ５１０ｂ・・サブデータバスｂ ５１１・・・バス制御回路 ５１２・・・割り込み回路からの開閉制御信号 ５１３・・・アドレスデコーダからの開閉制御信号 ５１４・・・外部半導体装置または外部電子機器等から
の開閉制御信号 ５１５・・・外部入力信号による開閉制御信号 ５１６・・・バス制御信号 ５１７・・・汎用外部端子からの入力信号 ５１８・・・専用外部端子からの入力信号 ６０１・・・ＣＰＵ ６０２・・・バスインターフェース回路 ６０３・・・機能ブロック ６０４・・・メインデータバス ６０５・・・サブデータバス ６０６・・・バス制御回路 ６０７・・・アドレスデコーダからの開閉制御信号 ６０８・・・ＣＰＵからの開閉制御信号 ６０９・・・外部入力信号による開閉制御信号 ６１０・・・割り込み回路からの開閉制御信号 ６１１・・・バス制御信号 ６１２・・・外部端子からの入力信号 ６１３・・・専用外部端子からの入力信号 ６１４・・・外部端子 ６１５・・・専用外部端子

Claims (13)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと、複数の機能ブロックと、ＣＰＵ
   と前記機能ブロックとを接続するデータバスとを備え、 前記データバスはＣＰＵに接続される第１のデータバス
   と、前記機能ブロックに接続される第２のデータバスと
   を有し、 前記第１のデータバスと前記第２のデータバスの接続／
   非接続を制御するためのバス制御回路とを備えたことを
   特徴とするマイクロコンピュータ。
2. 【請求項２】バス開閉制御信号に基づき前記バス制御回
   路は、複数の前記第２のデータバスすべてと前記第１の
   データバスとを接続することを特徴とする請求項１記載
   のマイクロコンピュータ。
3. 【請求項３】バス開閉制御信号に基づき前記バス制御回
   路は、前記複数の前記第２のデータバスの内特定の前記
   第２のデータバスのみと前記第１のデータバスとを接続
   し、他の該第２のデータバスと前記第１のデータバスと
   を非接続にすることを特徴とする請求項１記載のマイク
   ロコンピュータ。
4. 【請求項４】前記バス開閉制御信号は複数ビットの情報
   からなり、前記バス開閉信号をデコードするデコード回
   路を備え、前記バス制御回路は前記デコード回路の出力
   に基づき前記第１のデータバスに接続する該第２のデー
   タバスを選択することを特徴とする請求項３記載のマイ
   クロコンピュータ。
5. 【請求項５】前記バス開閉制御信号入力端子を備えたこ
   とを特徴とする請求項１〜４いずれか記載のマイクロコ
   ンピュータ。
6. 【請求項６】ＣＰＵの動作に対する割り込みを検出する
   割り込み回路を有し、前記割り込み回路の出力に基づき
   前記バス制御回路は、複数の前記第２のデータバスすべ
   てと前記第１のデータバスとを接続することを特徴とす
   る請求項１記載のマイクロコンピュータ。
7. 【請求項７】ＣＰＵの動作に対する割り込みを検出する
   割り込み回路をを有し、前記割り込み回路の出力に基づ
   き前記バス制御回路は、前記複数の前記第２のデータバ
   スの内特定の前記第２のデータバスのみと前記第１のデ
   ータバスとを接続し、他の該第２のデータバスと前記第
   １のデータバスとを非接続にすることを特徴とする請求
   項１記載のマイクロコンピュータ。
8. 【請求項８】前記割り込み回路の出力は複数ビットから
   なり、前記割り込み回路の出力をデコードするデコード
   回路を備え、前記バス制御回路は前記デコード回路の出
   力に基づき前記第１のデータバスに接続する該第２のデ
   ータバスを選択することを特徴とする請求項７記載のマ
   イクロコンピュータ。
9. 【請求項９】複数の機能ブロックと、該機能ブロックに
   接続された複数の第１のデータバスと、該第１のデータ
   バス同志を接続する第２のデータバスとを有し、前記第
   １のデータバスと前記第２のデータバスの接続／非接続
   を制御するためのバス制御回路とを備えたことを特徴と
   する半導体装置。
10. 【請求項１０】バス開閉制御信号に基づき前記バス制御
    回路は、複数の前記第１のデータバスすべてと前記第２
    のデータバスとを接続することを特徴とする請求項９記
    載の半導体装置。
11. 【請求項１１】バス開閉制御信号に基づき前記バス制御
    回路は、前記複数の前記第１のデータバスの内特定の前
    記第１のデータバスのみと前記第２のデータバスとを接
    続し、他の該第１のデータバスと前記第２のデータバス
    とを非接続にすることを特徴とする請求項９記載の半導
    体装置。
12. 【請求項１２】前記バス開閉制御信号は複数ビットの情
    報からなり、前記バス開閉信号をデコードするデコード
    回路を備え、前記バス制御回路は前記デコード回路の出
    力に基づき前記第２のデータバスに接続する該第１のデ
    ータバスを選択することを特徴とする請求項１１記載の
    半導体装置。
13. 【請求項１３】前記バス開閉制御信号入力端子を備えた
    ことを特徴とする請求項９〜１２いずれか記載の半導体
    装置。