JPH04131955A - マルチプロセッサ型プログラマブルコントローラ - Google Patents
マルチプロセッサ型プログラマブルコントローラInfo
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- JPH04131955A JPH04131955A JP25586690A JP25586690A JPH04131955A JP H04131955 A JPH04131955 A JP H04131955A JP 25586690 A JP25586690 A JP 25586690A JP 25586690 A JP25586690 A JP 25586690A JP H04131955 A JPH04131955 A JP H04131955A
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- cpu
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- 239000013256 coordination polymer Substances 0.000 claims description 6
- 239000000872 buffer Substances 0.000 abstract description 6
- 230000015654 memory Effects 0.000 description 11
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- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数個のＣＰＵがＩ／Ｏバスを共有するよう
にしたマルチプロセッサ型プログラマブルコントローラ
に関するものである。
にしたマルチプロセッサ型プログラマブルコントローラ
に関するものである。
複数個のＣＰＵを備えたマルチプロセッサ型プログラマ
ブルコントローラでは、１つのＣＰＵをＩ／Ｏバスに接
続してマスクＣＰＵとして用いるとともに、他のＣＰＵ
をＩ／Ｏバスに接続しないスレーブＣＰＵとしたマスタ
スレーブ構成が一般に採用されている。 マスタスレーブ構成では、特定のＣＰＵをマスタＣＰＵ
として固定的に用いる方式と、必要に応じて任意のＣＰ
ＵをマスタＣＰＵとして用いる方式とが考えられている
。 マスタＣＰＵが固定的に設定されている場合、スレーブ
ＣＰＵからＩ／ＯバスへのアクセスはマスクＣＰＵが代
行することになる。すなわち、スレープＣＰＵがＩ／Ｏ
バスにアクセスするときには、アクセスに必要な情報を
スレーブＣＰＵに所属しているメモリに格納した状態で
マスタＣＰＵにアクセス依頼要求を出力する。アクセス
依頼要求を受けたマスクＣＰＵは、スレーブＣＰＵに所
属しているメモリを一時的にスレーブＣＰＵと共有し、
メモリの特定領域に格納されている情報に基づいてＩ／
Ｏバスをアクセスするのである。 一方、任意のＣＰＵをＩ／Ｏバスに接続してマスタＣＰ
Ｕとする場合、第６図に示すように、ＣＰＵ５ａ、５ｂ
、メモリ６ａ、６ｂを、バスオービタ３ａ、３ｂを介し
てＩ／Ｏバス２に選択的に接続するものがある。この構
成では、パスオービタ３ａ、３ｂは、ＣＰＵ５ａ、５ｂ
、メモリ６ａ、６ｂとともにＣＰＵユニット１ ａ、１
ｂに設けられている。この構成では、マスクＣＰＵに
なろうとするＣＰＵ５ａ、５ｂはパスオービタ３ａ、３
ｂに対してＩ／Ｏバス２へのアクセス要求を出力し、ア
クセス要求を受けたパスオービタ３ａ、３ｂはＣＰＵ５
ａ、５ｂをＩ／Ｏバス２に接続するとともにアクセス許
可信号をＣＰＵ５ａ、５ｂに返送する。 アクセス許可信号を受けたＣＰＵ５ａ、５ｂは、パスオ
ービタ３ａ、３ｂを介してＩ／Ｏバス２にアクセス可能
となっているからマスタＣＰＵとして動作するのである
。
ブルコントローラでは、１つのＣＰＵをＩ／Ｏバスに接
続してマスクＣＰＵとして用いるとともに、他のＣＰＵ
をＩ／Ｏバスに接続しないスレーブＣＰＵとしたマスタ
スレーブ構成が一般に採用されている。 マスタスレーブ構成では、特定のＣＰＵをマスタＣＰＵ
として固定的に用いる方式と、必要に応じて任意のＣＰ
ＵをマスタＣＰＵとして用いる方式とが考えられている
。 マスタＣＰＵが固定的に設定されている場合、スレーブ
ＣＰＵからＩ／ＯバスへのアクセスはマスクＣＰＵが代
行することになる。すなわち、スレープＣＰＵがＩ／Ｏ
バスにアクセスするときには、アクセスに必要な情報を
スレーブＣＰＵに所属しているメモリに格納した状態で
マスタＣＰＵにアクセス依頼要求を出力する。アクセス
依頼要求を受けたマスクＣＰＵは、スレーブＣＰＵに所
属しているメモリを一時的にスレーブＣＰＵと共有し、
メモリの特定領域に格納されている情報に基づいてＩ／
Ｏバスをアクセスするのである。 一方、任意のＣＰＵをＩ／Ｏバスに接続してマスタＣＰ
Ｕとする場合、第６図に示すように、ＣＰＵ５ａ、５ｂ
、メモリ６ａ、６ｂを、バスオービタ３ａ、３ｂを介し
てＩ／Ｏバス２に選択的に接続するものがある。この構
成では、パスオービタ３ａ、３ｂは、ＣＰＵ５ａ、５ｂ
、メモリ６ａ、６ｂとともにＣＰＵユニット１ ａ、１
ｂに設けられている。この構成では、マスクＣＰＵに
なろうとするＣＰＵ５ａ、５ｂはパスオービタ３ａ、３
ｂに対してＩ／Ｏバス２へのアクセス要求を出力し、ア
クセス要求を受けたパスオービタ３ａ、３ｂはＣＰＵ５
ａ、５ｂをＩ／Ｏバス２に接続するとともにアクセス許
可信号をＣＰＵ５ａ、５ｂに返送する。 アクセス許可信号を受けたＣＰＵ５ａ、５ｂは、パスオ
ービタ３ａ、３ｂを介してＩ／Ｏバス２にアクセス可能
となっているからマスタＣＰＵとして動作するのである
。
マスクＣＰｔＪを固定的に設定した前者の構成では、Ｉ
／ＯバスをアクセスするためのメモリがスレーブＣＰＵ
の周辺として必要になり、また、スレーブＣＰＵに所属
しているメモリを一時的にマスタＣＰＵに共有させるた
めのアーキテクチャがメモリ周辺に必要となる。その結
果、構成が複雑になるという問題が生じる。さらに、Ｉ
／Ｏバスにアクセスするための情報をメモリに格納する
処理が、オーバヘッドになるから、処理効率が低下する
という問題が生じる。 一方、マスタＣＰＵが固定されていない後者の構成では
、各ＣＰＵごとのメモリが不要であり、比較的構成が簡
単になるが、各ＣＰＵがＩ／Ｏバスにアクセスしようと
するたびに、上記手順の処理を初めから行うことになる
から、Ｉ／Ｏバスにアクセスする処理の回数に比例して
処理時間が増大するという問題がある。 本発明は上記問題点の解決を目的とするものであり、複
数のＣＰＵを用いるとともに、すべてのＣＰＵが他のＣ
ＰＵを介さずにＩ／Ｏバスにアクセスできるようにし、
かつ、Ｉ／Ｏバスにアクセスする処理の回数が多くなっ
ても処理時間が増加する程度が比較的少ないマルチプロ
セッサ型プログラマブルコントローラを提供しようとす
るものである。
／ＯバスをアクセスするためのメモリがスレーブＣＰＵ
の周辺として必要になり、また、スレーブＣＰＵに所属
しているメモリを一時的にマスタＣＰＵに共有させるた
めのアーキテクチャがメモリ周辺に必要となる。その結
果、構成が複雑になるという問題が生じる。さらに、Ｉ
／Ｏバスにアクセスするための情報をメモリに格納する
処理が、オーバヘッドになるから、処理効率が低下する
という問題が生じる。 一方、マスタＣＰＵが固定されていない後者の構成では
、各ＣＰＵごとのメモリが不要であり、比較的構成が簡
単になるが、各ＣＰＵがＩ／Ｏバスにアクセスしようと
するたびに、上記手順の処理を初めから行うことになる
から、Ｉ／Ｏバスにアクセスする処理の回数に比例して
処理時間が増大するという問題がある。 本発明は上記問題点の解決を目的とするものであり、複
数のＣＰＵを用いるとともに、すべてのＣＰＵが他のＣ
ＰＵを介さずにＩ／Ｏバスにアクセスできるようにし、
かつ、Ｉ／Ｏバスにアクセスする処理の回数が多くなっ
ても処理時間が増加する程度が比較的少ないマルチプロ
セッサ型プログラマブルコントローラを提供しようとす
るものである。
本発明では、上記目的を達成するために、複数個のＣＰ
Ｕと共有のＩ／Ｏバスとの間に、各ＣＰＵのＩ／Ｏバス
へのアクセスを選択的に許可するバスコントローラを設
けたマルチプロセッサ型プログラマブルコントローラに
おいて、バスコントローラは、Ｉ／Ｏバスへのアクセス
を要求するアクセス要求信号をＣＰＵから受けるとアク
セス要求信号を最初に出力したＣＰＵのアクセスを許可
するとともに他のＣＰＵを処理待ちのウェイト状態にす
るアクセスコントローラと、最初のＣＰＵのアクセスが
終了すると他のＣＰＵのうちでもつとも早くアクセス要
求信号を出力したＣＰＵをＩ／Ｏバスをアクセスするの
に必要な一定時間が経過するまでウェイト状態に保った
後にウェイト状態を解除するウェイトコントローラとを
備えているのである。
Ｕと共有のＩ／Ｏバスとの間に、各ＣＰＵのＩ／Ｏバス
へのアクセスを選択的に許可するバスコントローラを設
けたマルチプロセッサ型プログラマブルコントローラに
おいて、バスコントローラは、Ｉ／Ｏバスへのアクセス
を要求するアクセス要求信号をＣＰＵから受けるとアク
セス要求信号を最初に出力したＣＰＵのアクセスを許可
するとともに他のＣＰＵを処理待ちのウェイト状態にす
るアクセスコントローラと、最初のＣＰＵのアクセスが
終了すると他のＣＰＵのうちでもつとも早くアクセス要
求信号を出力したＣＰＵをＩ／Ｏバスをアクセスするの
に必要な一定時間が経過するまでウェイト状態に保った
後にウェイト状態を解除するウェイトコントローラとを
備えているのである。
上記構成によれば、アクセス要求信号を最初に出力した
ＣＰＵをＩ／Ｏバスに接続するとともに、他のＣＰＵを
ウェイト状態にしておき、最初にＩ／Ｏバスに接続され
なＣＰＵのアクセスが終了した後、ウェイト状態のＣＰ
ＵをＩ／Ｏバスに接続するようにしているので、アクセ
ス要求の競合が解消され、各ＣＰＵ側からはＩ／Ｏバス
に直接接続されている状態とほとんど変わりなく工／Ｏ
バスへのアクセスができるのである。また、各ＣＰＵご
とにアクセス要求、アクセス許可を行う従来例とは異な
り、アクセス要求が競合していないときには、アクセス
要求によってただちにアクセスが可能になるので、アク
セス要求が競合する場合以外はオーバヘッドが生じない
のであり、処理速度が向上するのである。さらに、ハー
ドウェアにより実現可能であるから、アクセス要求が競
合する場合でも処理時間を少なくすることが可能である
。
ＣＰＵをＩ／Ｏバスに接続するとともに、他のＣＰＵを
ウェイト状態にしておき、最初にＩ／Ｏバスに接続され
なＣＰＵのアクセスが終了した後、ウェイト状態のＣＰ
ＵをＩ／Ｏバスに接続するようにしているので、アクセ
ス要求の競合が解消され、各ＣＰＵ側からはＩ／Ｏバス
に直接接続されている状態とほとんど変わりなく工／Ｏ
バスへのアクセスができるのである。また、各ＣＰＵご
とにアクセス要求、アクセス許可を行う従来例とは異な
り、アクセス要求が競合していないときには、アクセス
要求によってただちにアクセスが可能になるので、アク
セス要求が競合する場合以外はオーバヘッドが生じない
のであり、処理速度が向上するのである。さらに、ハー
ドウェアにより実現可能であるから、アクセス要求が競
合する場合でも処理時間を少なくすることが可能である
。
本実施例では、２個のＣＰＵを用いた例を示すが、これ
に限定されるものではなく、本発明の技術思想はさらに
多数のＣＰＵを用いる場合でも採用することができる。 第１図に示すＣＰＵユニット１ ａ、１ ｂは、第６図
に示した従来例からバスオービタ３ａ、３ｂを除いたも
のであって、ＣＰＵとメモリとを備えている。ＣＰＵユ
ニット１ ａ、１ ｂは、バスコントローラ３を介して
Ｉ／Ｏバス２に接続される。 すなわち、バスコントローラ３は、各ＣＰＵ１ａ。 １ｂのバス端子とＩ／Ｏバスとの間に挿入された一対の
トライステートバッファｌｌａ、ｌｌｂを備え、トライ
ステートバッファ１１ａ、１１ｂをアクセスコントロー
ラ１２およびウェイトコントローラ１３により制御して
、各ＣＰＵ１ａ、ｌｂとＩ／Ｏバス２との接続を制御す
るのである。バスコントローラ３には、タロツク信号を
発生するクロック発生部１４も設けられる。このバスコ
ントローラ３は、ＣＰＵユニット１ ａ、１ ｂやＩ／
Ｏユニット４ａ〜４Ｃが装着される基本マザーボード７
に実装される。 次に動作を説明する。なお、信号名の後に（Ｂ）とある
のは負論理を示し、図においてオーバラインを付してい
る信号と同じ意味である。第２図の■のように、一方の
ＣＰＵ１ａのみからアクセス要求信号ｌ０ＣＳＩ（Ｂ）
が出力されているときには、対応するトライステートバ
ッファｌｌａを動作可能にするバスイネーブル信号ＢＵ
ＳＥＮＩ（Ｂ）が出力される。このときには、他方のＣ
ＰＵ１ｂはＩ／Ｏバスへのアクセス要求をしていないか
ら競合は生じない。 第２図の■のように、両ＣＰＵ１ａ、ｌｂが同時にアク
セス要求信号／ＯＣＳＩ（Ｂ） 、ｌ０Ｃ５２（Ｂ）を
出力しているときには、ＣＰＵ１ ａ、１ ｂの優先順
位に従っていずれか一方がＩ／Ｏバス２に接続される。 ここでは、ＣＰＵ１ａがＣＰＵ１ｂに優先するように設
定されているから、ＣＰＵ１ａのＩ／Ｏバス２へのアク
セスを許可するように、バスイネーブル信号Ｂ［ＪＳＥ
Ｎｌ （Ｂ）が出力され、同時に、ＣＰＵ１ｂを処理待
ちの状態であるウェイト状態にするためのウェイト信号
−＾ＩＴ２（Ｂ）が出力される。 ウェイト信号−＾ＩＴ２（Ｂ）は、ＣＰＵ１ａがＩ／Ｏ
バス２に接続されている期間における競合ウェイト信号
Ｃｌ１１と、ＣＰＵ１ａのＩ／Ｏバス２への接続が終了
した後に次のバスアクセスに必要なバスサイクルタイム
を確保するための専用ウェイト信号Ｓ−とが連続して出
力される信号である。すなわち、ＣＰＵ１ａのＩ／Ｏバ
ス２へのアクセスが終了すると、第２図の■のように、
ＣＰＵ１ｂに対応するバスイネーブル信号ＢＵＳＥＮ２
（Ｂ）が出力されるが、専用ウェイト信号ＳＨによって
ＣＰＵ１ｂはウェイト状態に保たれ、一定時間後にウェ
イト状態が解除されるようになっている。 第２図の■のように、一方のＣＰＵ１ｂのアクセス要求
信号／ＯＣＳ２（Ｂ）が他方のＣＰＵ１ａのアクセス要
求信号／ＯＣＳＩ（Ｂ）よりも先着したときには、先に
出力されたアクセス要求信号／ＯＣＳ２（Ｂ）を受けて
バスイネーブル信号Ｂ［ｌ５ＥＮ２（Ｂ）とウェイト信
号−＾ＩＴＩ（Ｂ）とを出力し、競合ウェイト信号ＣＨ
の終了後に、第２図の■のように、バスイネーブル信号
ＢＵＳＥＮＩ （Ｂ）を出力するのである。 アクセスコントローラ１２とウェイトコントローラ１３
とについて、具体的な構成例を第５図に示す、ウェイト
コントローラ１３は、第３図に示すように構成され、各
部信号は第４図のようになる。すなわち、ウェイトコン
トローラ１３は、競合ウェイト信号Ｃ−を受けると出力
が立ち上がるフリップ７０・ンプＦＦ、と、フリップフ
ロ・ンプＦＦ。 の非反転出力が立ち上がるとクロック信号ＣＬＫをカウ
ントするシフトレジスタＳＲとにより構成されている。 フリップフロップＦＦ、の反転出力は専用ウェイト信号
Ｓ−になる。シフトレジスタＳＲは、所定個数のクロッ
ク信号ＣＬＫが入力されると出力レベルを“Ｌ”にする
。このシフトレジスタＳＲの出力は、アンド回路Ａ Ｎ
Ｄ ＋を介してクロック信号ＣＬにに同期したリセッ
ト信号を生成しする。 このリセット信号は、シフトレジスタＳＲとフリップフ
ロップＦＦ、とをリセットし、専用ウェイト信号５１１
１を停止させる。要するに、シフトレジスタＳＲは、専
用ウェイト信号５Ｉ１１の時間幅を決定するタイマとし
て機能するのである。したがって、シフトレジスタＳＲ
はカウンタに置き換えてもよい。 第５図の回路では、両ＣＰＵ１ａ、ｌｂからの各アクセ
ス要求信号ｌ０ＣＳＩ（Ｂ） 、ｌ０ＳＣ２（８）に対
応する競合ウェイト信号ＣＨに対して、シフトレジスタ
ＳＲを共用するために、２個のフリップフロップＦＦ、
、ＦＦ２を設け、オア回路ＯＲ＋を介して両フリップフ
ロップＦＦ、、ＦＦ２の非反転出力の論理和をシフトレ
ジスタＳＲに入力している。また、両フリップフロップ
ＦＦ、、ＦＦ２の反転出力を専用ウェイト信号ＳＨとし
、競合ウェイト信号Ｃｗとともにアンド回路ＡＮＤ２．
ＡＮＤ３を介してウェイト信号−＾ＩＴＩ（Ｂ）、ＭＡ
ＩＴ２（Ｂ）として出力している（負論理であるからア
ンド回路は論理和をとることになる）。一方、アクセス
コントローラ１２は、各アクセス要求信号／ＯＣＳＩ（
Ｂ）、ｌ０ＣＳ２（Ｂ）を、クロック信号ＣＬＫに同期
してラッチする一対のフリップフロップＦＦ、、ＦＦ、
を備えている。論理判定部１２ａでは、両フリップ７０
ツブＦＦ、、ＦＦ４の出力に対して第２図のような論理
の組み合わせを行い、クロック信号ＣＬＫに同期してフ
リップフロップＦＦ５．ＦＦ、でラッチされた出力がバ
スイネ−フル信号ＢＵＳＥＮＩ（Ｂ）、ＢＵＳＥＮ２（
Ｂ）として出力されるのである。また、論理判定部１２
ａでは競合ウェイト信号Ｃ−が生成される。論理判定部
１２ａでは、クロック信号ＣＬＫの周期内で両フリップ
７０ツブＦ Ｆ ｓ 、 Ｆ Ｆ ４の出力がともに“
Ｌ”になるときには、アクセス要求信号／ＯＣＳＩ （
Ｂ） 、 ｌ０ＣＳ２（Ｂ）が同時に到着したものと判
定して、バスイネーブル信号ＢＵＳＥＮＩを優先的に出
力した後、バスイネーブル信号ＢＵＳＥＮ２を出力する
。
に限定されるものではなく、本発明の技術思想はさらに
多数のＣＰＵを用いる場合でも採用することができる。 第１図に示すＣＰＵユニット１ ａ、１ ｂは、第６図
に示した従来例からバスオービタ３ａ、３ｂを除いたも
のであって、ＣＰＵとメモリとを備えている。ＣＰＵユ
ニット１ ａ、１ ｂは、バスコントローラ３を介して
Ｉ／Ｏバス２に接続される。 すなわち、バスコントローラ３は、各ＣＰＵ１ａ。 １ｂのバス端子とＩ／Ｏバスとの間に挿入された一対の
トライステートバッファｌｌａ、ｌｌｂを備え、トライ
ステートバッファ１１ａ、１１ｂをアクセスコントロー
ラ１２およびウェイトコントローラ１３により制御して
、各ＣＰＵ１ａ、ｌｂとＩ／Ｏバス２との接続を制御す
るのである。バスコントローラ３には、タロツク信号を
発生するクロック発生部１４も設けられる。このバスコ
ントローラ３は、ＣＰＵユニット１ ａ、１ ｂやＩ／
Ｏユニット４ａ〜４Ｃが装着される基本マザーボード７
に実装される。 次に動作を説明する。なお、信号名の後に（Ｂ）とある
のは負論理を示し、図においてオーバラインを付してい
る信号と同じ意味である。第２図の■のように、一方の
ＣＰＵ１ａのみからアクセス要求信号ｌ０ＣＳＩ（Ｂ）
が出力されているときには、対応するトライステートバ
ッファｌｌａを動作可能にするバスイネーブル信号ＢＵ
ＳＥＮＩ（Ｂ）が出力される。このときには、他方のＣ
ＰＵ１ｂはＩ／Ｏバスへのアクセス要求をしていないか
ら競合は生じない。 第２図の■のように、両ＣＰＵ１ａ、ｌｂが同時にアク
セス要求信号／ＯＣＳＩ（Ｂ） 、ｌ０Ｃ５２（Ｂ）を
出力しているときには、ＣＰＵ１ ａ、１ ｂの優先順
位に従っていずれか一方がＩ／Ｏバス２に接続される。 ここでは、ＣＰＵ１ａがＣＰＵ１ｂに優先するように設
定されているから、ＣＰＵ１ａのＩ／Ｏバス２へのアク
セスを許可するように、バスイネーブル信号Ｂ［ＪＳＥ
Ｎｌ （Ｂ）が出力され、同時に、ＣＰＵ１ｂを処理待
ちの状態であるウェイト状態にするためのウェイト信号
−＾ＩＴ２（Ｂ）が出力される。 ウェイト信号−＾ＩＴ２（Ｂ）は、ＣＰＵ１ａがＩ／Ｏ
バス２に接続されている期間における競合ウェイト信号
Ｃｌ１１と、ＣＰＵ１ａのＩ／Ｏバス２への接続が終了
した後に次のバスアクセスに必要なバスサイクルタイム
を確保するための専用ウェイト信号Ｓ−とが連続して出
力される信号である。すなわち、ＣＰＵ１ａのＩ／Ｏバ
ス２へのアクセスが終了すると、第２図の■のように、
ＣＰＵ１ｂに対応するバスイネーブル信号ＢＵＳＥＮ２
（Ｂ）が出力されるが、専用ウェイト信号ＳＨによって
ＣＰＵ１ｂはウェイト状態に保たれ、一定時間後にウェ
イト状態が解除されるようになっている。 第２図の■のように、一方のＣＰＵ１ｂのアクセス要求
信号／ＯＣＳ２（Ｂ）が他方のＣＰＵ１ａのアクセス要
求信号／ＯＣＳＩ（Ｂ）よりも先着したときには、先に
出力されたアクセス要求信号／ＯＣＳ２（Ｂ）を受けて
バスイネーブル信号Ｂ［ｌ５ＥＮ２（Ｂ）とウェイト信
号−＾ＩＴＩ（Ｂ）とを出力し、競合ウェイト信号ＣＨ
の終了後に、第２図の■のように、バスイネーブル信号
ＢＵＳＥＮＩ （Ｂ）を出力するのである。 アクセスコントローラ１２とウェイトコントローラ１３
とについて、具体的な構成例を第５図に示す、ウェイト
コントローラ１３は、第３図に示すように構成され、各
部信号は第４図のようになる。すなわち、ウェイトコン
トローラ１３は、競合ウェイト信号Ｃ−を受けると出力
が立ち上がるフリップ７０・ンプＦＦ、と、フリップフ
ロ・ンプＦＦ。 の非反転出力が立ち上がるとクロック信号ＣＬＫをカウ
ントするシフトレジスタＳＲとにより構成されている。 フリップフロップＦＦ、の反転出力は専用ウェイト信号
Ｓ−になる。シフトレジスタＳＲは、所定個数のクロッ
ク信号ＣＬＫが入力されると出力レベルを“Ｌ”にする
。このシフトレジスタＳＲの出力は、アンド回路Ａ Ｎ
Ｄ ＋を介してクロック信号ＣＬにに同期したリセッ
ト信号を生成しする。 このリセット信号は、シフトレジスタＳＲとフリップフ
ロップＦＦ、とをリセットし、専用ウェイト信号５１１
１を停止させる。要するに、シフトレジスタＳＲは、専
用ウェイト信号５Ｉ１１の時間幅を決定するタイマとし
て機能するのである。したがって、シフトレジスタＳＲ
はカウンタに置き換えてもよい。 第５図の回路では、両ＣＰＵ１ａ、ｌｂからの各アクセ
ス要求信号ｌ０ＣＳＩ（Ｂ） 、ｌ０ＳＣ２（８）に対
応する競合ウェイト信号ＣＨに対して、シフトレジスタ
ＳＲを共用するために、２個のフリップフロップＦＦ、
、ＦＦ２を設け、オア回路ＯＲ＋を介して両フリップフ
ロップＦＦ、、ＦＦ２の非反転出力の論理和をシフトレ
ジスタＳＲに入力している。また、両フリップフロップ
ＦＦ、、ＦＦ２の反転出力を専用ウェイト信号ＳＨとし
、競合ウェイト信号Ｃｗとともにアンド回路ＡＮＤ２．
ＡＮＤ３を介してウェイト信号−＾ＩＴＩ（Ｂ）、ＭＡ
ＩＴ２（Ｂ）として出力している（負論理であるからア
ンド回路は論理和をとることになる）。一方、アクセス
コントローラ１２は、各アクセス要求信号／ＯＣＳＩ（
Ｂ）、ｌ０ＣＳ２（Ｂ）を、クロック信号ＣＬＫに同期
してラッチする一対のフリップフロップＦＦ、、ＦＦ、
を備えている。論理判定部１２ａでは、両フリップ７０
ツブＦＦ、、ＦＦ４の出力に対して第２図のような論理
の組み合わせを行い、クロック信号ＣＬＫに同期してフ
リップフロップＦＦ５．ＦＦ、でラッチされた出力がバ
スイネ−フル信号ＢＵＳＥＮＩ（Ｂ）、ＢＵＳＥＮ２（
Ｂ）として出力されるのである。また、論理判定部１２
ａでは競合ウェイト信号Ｃ−が生成される。論理判定部
１２ａでは、クロック信号ＣＬＫの周期内で両フリップ
７０ツブＦ Ｆ ｓ 、 Ｆ Ｆ ４の出力がともに“
Ｌ”になるときには、アクセス要求信号／ＯＣＳＩ （
Ｂ） 、 ｌ０ＣＳ２（Ｂ）が同時に到着したものと判
定して、バスイネーブル信号ＢＵＳＥＮＩを優先的に出
力した後、バスイネーブル信号ＢＵＳＥＮ２を出力する
。
本発明は上述のように、アクセス要求信号を最初に出力
したＣＰＵをＩ／Ｏバスに接続するとともに、他のＣＰ
Ｕをウェイト状態にしておき、最初にＩ／Ｏバスに接続
されたＣＰＵのアクセスが終了した後、ウェイト状態の
ＣＰＵをＩ／Ｏバスに接続するようにしているので、ア
クセス要求の競合が解消され、各ＣＰＵ側からはＩ／Ｏ
バスに直接接続されている状態とほとんど変わりなくＩ
／Ｏバスへのアクセスができるという利点がある。 また、各ＣＰＵごとにアクセス要求、アクセス許可を行
う従来例とは異なり、アクセス要求が競合していないと
きには、アクセス要求によってただちにアクセスが可能
になるので、アクセス要求が競合する場合以外はオーバ
ヘッドが生じないのであり、処理速度が向上するという
効果を奏する。 さらに、ハードウェアにより実現可能であるから、アク
セス要求が競合する場合でも処理時間を少なくすること
が可能である。
したＣＰＵをＩ／Ｏバスに接続するとともに、他のＣＰ
Ｕをウェイト状態にしておき、最初にＩ／Ｏバスに接続
されたＣＰＵのアクセスが終了した後、ウェイト状態の
ＣＰＵをＩ／Ｏバスに接続するようにしているので、ア
クセス要求の競合が解消され、各ＣＰＵ側からはＩ／Ｏ
バスに直接接続されている状態とほとんど変わりなくＩ
／Ｏバスへのアクセスができるという利点がある。 また、各ＣＰＵごとにアクセス要求、アクセス許可を行
う従来例とは異なり、アクセス要求が競合していないと
きには、アクセス要求によってただちにアクセスが可能
になるので、アクセス要求が競合する場合以外はオーバ
ヘッドが生じないのであり、処理速度が向上するという
効果を奏する。 さらに、ハードウェアにより実現可能であるから、アク
セス要求が競合する場合でも処理時間を少なくすること
が可能である。
第１図は本発明の実施例を示すブロック図、第２図は同
上の動作説明図、第３図は同上に用いるウェイトコント
ローラを示す回路図、第４図は第３図の回路の動作説明
図、第５図は同上に用いるアクセスコントローラとウェ
イトコントローラとを示す回路図、第６図は従来例を示
すブロック図である。 ｌａ、ｌｂ・−・ＣＰＵユニット、２−Ｉ ／Ｏバス、
３・・・バスコントローラ、４ａ〜４Ｃ・・・Ｉ／Ｏユ
ニット、Ｉｌａ、ｌｌｂ・・・トライステートバッファ
、１２・・・アクセスコントローラ、１３・・・ウェイ
トコントローラ。 代理人 弁理士 石 １）長 七
上の動作説明図、第３図は同上に用いるウェイトコント
ローラを示す回路図、第４図は第３図の回路の動作説明
図、第５図は同上に用いるアクセスコントローラとウェ
イトコントローラとを示す回路図、第６図は従来例を示
すブロック図である。 ｌａ、ｌｂ・−・ＣＰＵユニット、２−Ｉ ／Ｏバス、
３・・・バスコントローラ、４ａ〜４Ｃ・・・Ｉ／Ｏユ
ニット、Ｉｌａ、ｌｌｂ・・・トライステートバッファ
、１２・・・アクセスコントローラ、１３・・・ウェイ
トコントローラ。 代理人 弁理士 石 １）長 七
Claims (1)
- （１）複数個のＣＰＵと共有のＩ／Ｏバスとの間に、各
ＣＰＵのＩ／Ｏバスへのアクセスを選択的に許可するバ
スコントローラを設けたマルチプロセッサ型プログラマ
ブルコントローラにおいて、バスコントローラは、Ｉ／
Ｏバスへのアクセスを要求するアクセス要求信号をＣＰ
Ｕから受けるとアクセス要求信号を最初に出力したＣＰ
Ｕのアクセスを許可するとともに他のＣＰＵを処理待ち
のウエイト状態にするアクセスコントローラと、最初の
ＣＰＵのアクセスが終了すると他のＣＰＵのうちでもっ
とも早くアクセス要求信号を出力したＣＰＵをＩ／Ｏバ
スをアクセスするのに必要な一定時間が経過するまでウ
エイト状態に保った後にウエイト状態を解除するウエイ
トコントローラとを備えて成ることを特徴とするマルチ
プロセッサ型プログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25586690A JPH04131955A (ja) | 1990-09-25 | 1990-09-25 | マルチプロセッサ型プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25586690A JPH04131955A (ja) | 1990-09-25 | 1990-09-25 | マルチプロセッサ型プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04131955A true JPH04131955A (ja) | 1992-05-06 |
Family
ID=17284669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25586690A Pending JPH04131955A (ja) | 1990-09-25 | 1990-09-25 | マルチプロセッサ型プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04131955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324615B1 (en) | 1998-01-12 | 2001-11-27 | Nec Corporation | Data processor |
-
1990
- 1990-09-25 JP JP25586690A patent/JPH04131955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324615B1 (en) | 1998-01-12 | 2001-11-27 | Nec Corporation | Data processor |
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