JPH02281356A - 共有メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、共有メモリ装置に係わシ、特に共有メモリ側
で共有メモリバスの制御を行う共有メモリ装置に関する
。

従来の技術 複数のＣＰＵが共有メモリにアクセスする場合、従来バ
ス使用権を得て、アドレスデータを出力し、メモリレデ
ィ信号を認識してデータを取シ込んだ後バスを放棄する
という手続きを必要回数繰シ返していた。この場合バス
の使用権はＣＰＵ相互で調停して決定していた。この−
例を第１２図〜第１４図を用いて説明する。

第１２図は３つのＣＰＵユニット２が１つの共有メモリ
部１を使用する場合のブロック図を示したものであシ、
第１３図は第１２図の詳細を示すものでＣＰＵユニット
２と共有メモリ部１との取シ合いを示すブロック図であ
る。第１４図は第１３図のタイムチャートを示す。

第１２図において、共有メモリ部１は共有メモリアドレ
スバス３１、共有メモリデータバス３２を介して３つの
ＣＰＵユニット２と接続されている。各ＣＰＵユニット
２は簡単なＰＬＡ　（プログラマブルロジックアレイ）
で構成されたバス使用決定部４に対しバス要求信号線３
０１によりバス要求をし、バス使用許可信号線３０２に
よりバス使用許可を得る。バス解放信号線３０５は、バ
スが使用中か空いているかを表す信号を出力する。

次に第１３図によりさらに詳細に説明する。

共有メモリ部ｌは、共有メモリ１０と、共有メモリｌＯ
へのデータの入出力を制御するゲート機能を有したスリ
ーステートバッファで構成されたライトデータバッファ
１２．リードデータバッファ１３ト、ライトデータバッ
ファ１２．リードデータバッファ１３を制御する共有メ
モリ制御回路から１１構成されている。

ＣＰ　Ｕ　＄　＝　ット２は、ＣＰＵ２０と、ＣＰＵ２
ｏからのアドレスを制御するアドレスバッファ冴、ライ
トデータ、リードデータの入出力を制御するライトデー
タバッファ２２．リードデータバッファ田と、バス使用
決定部４とバス解放信号線３０５とから共有メモリアド
レスバス３１．共有メモリデータバス３２の使用権を得
て、ライトデータバッファｎ。

アドレスバッファ讃を制御し共有メモリ部１の共有メモ
リ制御部１１と共ＫＣＰＵ２０と共有メモリ１０との間
のデータの伝送を制御するインターフェース制御回路２
１とから構成されている。

次に第１４図によ）動作を説明する。

各ＣＰＵ−１〜３ユニツト２はバス要求信号線３０１に
バス要求を出力している。

バス解放信号は各ＣＰＵユニット２のバスアービタ機能
を有するインターフェース制御回路２１よ多出力される
信号で、この出力はオープンコレクタ出力になり各イン
ターフェース制御部２１の出力がワイヤードＯＲされて
いる。このため、いずれかのＣＰＵユニット２が共有メ
モリバスを使用しているときは、この信号はＬとなり、
共有メモリバスが解放されているときはＨとなる（ａ）
。ｂのタイミングでバス使用許可信号を受は取ったＣＰ
Ｕユニット２、この場合はＣＰＵ−１がバスの使用権を
獲得することになる。Ｃのタイミングで°ＣＰ’［Ｊ−
１のバスアービタ（インターフェース制御回路２１）が
バスを解放し、ｄのタイミングでＣＰＵ−２のバスアー
ビタがバスの使用権を獲得し、ｅのタイミングでＣＰＵ
−２のパスアービタ２１がバスを解放する。以下同様に
ＣＰＵ−３のバスアービタ２１がバスの使用権の獲得、
解放をする。バス使用許可信号はｆのタイミングでＣＰ
Ｕ−１のバスアービタ２１がバスの使用権を得たことを
認識し、以下同様にｇ、ｈのタイミングでＣＰＵ−２，
ＣＰＵ−３がバスの使用権を得たことを認識する。

次にアドレスバッファＵのバッファイネーブル信号線２
０３を介してＣＰＵ−１のパスアービタ２１よりアドレ
スバスイネーブル信号がｉのタイミングで出されアドレ
スバッファ冴をイネーブルとし、共有メモリアドレスバ
ス３１ヘアドレスを出力し、ｊのタイミングでアドレス
バッファ冴をインアクティブにする。ｋ、ｌのタイミン
グはＣＰＵ−２のアドレスバスイネーブル、アドレスバ
ッファＵのインアクティブを表す。

バスコマンド信号はｍのタイミングでリード又はライト
コマンドが送出し、ｎのタイミングで次に述べるバスサ
イクル終了信号によ、９ＣＰＵ−１がバスサイクルの終
了を認識する。なお、タイミングｉとｍの間にバスアド
レスをデコードする。

０のタイミングで共有メモリ部１の共有メモリ制御回路
１１よりバスサイクル終了信号がｃｐｕ−ｉに対して出
力され、バスサイクルが終了したことを通知する。ｍと
０との間隔がメモリアクセスタイムｔである。ＣＰＵ−
１がバスを占有する期間は９サイクルとな、ｉ５Ａ、　
　Ｂ、　　Ｃの期間からなる。

Ａはアドレスデコード期間で６！り、Ｂはメモリアクセ
スからバスを切シ離すまでの期間で、ＣはＣＰＵがバス
使用権を放棄する調停期間である。Ｂの内訳はメモリア
クセスタイム、ＣＰＵ共有メモリのバスサイクルが終了
したことを認識しＣＰＵバスサイクルを終了する期間、
ＣＰＵサイクルの終了をパスアービタ２１が認識する期
間、共有メモリバスを切り離す期間である。また、この
場合バス同期クロックを１０　ＭＨｚ　、メモリアクセ
スタイムを２００７１　ｓｅｃとしてバスサイクルタイ
ムは９００ｎ（８）となる。

発明が解決しようとする課題 上記従来の方法では各ＣＰＵユニットのバスアービタ間
でバス解放信号をやりとりする必要がある。これはバス
同期クロックに同期して行うが、その方法として例えば
バス同期クロックの立ち下りでバス解放信号をインアク
ティブにする時間と、その信号を他の全てのＣＰＵユニ
ットのバスアービタに伝送する時間（これはＬＳＩ基板
間での信号のやりとりとなり浮遊容量等の作用で伝送に
時間がかかる）と、その信号を認識する時間をバス同期
クロックの１クロツク内に行わねばならない。

このため、バス同期クロックの高速化が困難となってい
る。また、従来の方法ではバスアドレスデコード期間、
メモリアクセスタイム、バス調停期間以外にＣＰＵがサ
イクルを終了させかつバスアービタがそのサイクルの終
了を検知する期間が必要となる。また従来の方法では最
近のＬＳＩ技術の進歩によるシリアルアクセスモードに
プルモード等）付ＤＲＡＭの機能を充分生かすことがで
きなかった。

本発明は、共有メモリバス調停を共有メモリ部で行うこ
とにより１つのＬＳＩで実施しバス同期クロックの調停
周波数を高くして各ＣＰＵブロックと共有メモリ間のデ
ータ伝送の高速化を図シ、さらにシリアルアクセスモー
ド付ＤＲＡＭの機能を充分生かすことのできる共有メモ
リ装置を提供することを目的とする。

課題を解決するための手段 上記目的を達成するため、共有メモリバスの調停を共有
メモリ部で行うことにより調停周波数の高周波化を図シ
、共有メモリ部にライトデータラッチを設け、ＣＰＵユ
ニットにリードデータラッチを設けることにより各ＣＰ
Ｕユニットの共有メモリバスの使用期間を短縮させ、さ
らに共有メモリ部にライトデータラッチとリードデータ
ラッチを設けＣＰＵユニットにライトデータ記憶部とリ
ードデータ記憶部とを設け、シリアルアクセスモード付
ＤＲＡＭの機能に対応して各ラッチとデータ記憶部での
データのやりとシを迅速に行って共有メモリバスの使用
期間を短縮させ、さらにＣＰＵユニットにアドレスカウ
ンタを設けてシリアルアクセスモード付ＤＲＡＭの機能
に充分対応できるようにしたものであシ、本発明の共有
メモリ装置は、複数のＣＰＵよりアクセスされる共有メ
モリと、共有メモリバスを制御する共有メモリ制御回路
とを有する共有メモリ部と；ＣＰＵと、該ＣＰＵのバス
と前記共有メモリバスとの接続を前記共有メモリ制御回
路の制御に対応して制御するインターフェース制御回路
とを有するＣＰＵユニットとを備えたことを特徴とする
ものである。また、複数のＣＰＵよりアクセスされる共
有メモリと、該共有メモリの入力データをラッチするラ
イトデータラッチと、共有メモリバスを制御し前記ライ
トデータラッチを制御する共有メモリ制御回路とを有す
る共有メモリ部と；ＣＰＵと、該ＣＰＵの入力データを
ラッチするリードデータラッチと、前記ＣＰＵのバスと
前記共有メモリバスとの接続を前記共有メモリ制御回路
の制御に対応して制御し前記リードデータラッチを制御
するインターフェース制御回路とを有するＣＰＵユニッ
ト・とを備えたものとしてもよく、さらに、複数のＣＰ
Ｕよ多アクセスされる共有メモリと、該共有メモリの入
力データをラッチするライトデータラッチと、前記共有
メモリから出力データをラッチするり−ドデータラッチ
と、共有メモリバスを制御し前記ライトデータラッチお
よび前記リードデータラッチを制御する共有メモリ制御
回路とを有する共有メモリ部と；ＣＰＵと、該ＣＰＵの
入力データを記憶するリードデータ記憶部と、前記ＣＰ
Ｕからの出力データを記憶するライトデータ記憶部と、
前記ＣＰＵのバスと前記共有メモリバスとの接続を前記
共有メモリ制御回路の制御に対応して制御し前記リード
データ記憶部と前記ライトデータ記憶部とを制御するイ
ンターフェース制御回路とを有するＣＰＵユニットとを
備えたものとしてもよい。また、複数のＣＰＵよりアク
セスされる共有メモリと、該共有メモリの入力データを
ラッチするライトデータラッチと、前記共有メモリから
の出力データをラッチするリードデータラッチと、共有
メモリバスを制御し前記ライトデータラッチおよび前記
リードデータラッチを制御する共有メモリ制御回路とを
有する共有メモリ部と；　ＣＰＵと、該ＣＰＵの入力デ
ータを記憶してその数を計数し入力順に出力するリード
データ記憶部と、前記ＣＰＵからの出力データを記憶し
てその数を計数し入力順に出力するライトデータ記憶部
と、前記リードデータ記憶部または前記ライトデータ記
憶部のデータ数の計数値と前記ＣＰＵのアドレスロード
信号に基づきアドレスを出力するアドレスカウンタと、
前記ＣＰＵのバスと前記共有メモリバスとの接続を前記
共有メモリ接続回路の制御に対応して制御し前記リード
データ記憶部と前記ライトデータ記憶部と前記アドレス
カウンタとを制御するインターフェース制御とを有する
ＣＰＵユニットとを備えたものとしてもよい。

作用 上記の構成により、共有メモリ部の共有メモリ制御回路
で共有メモリのアドレスバスおよびデータバスの調停を
行い、各ＣＰＵユニ２）のインターフェース制御回路は
、その調停結果に応じてＣＰＵのアドレスバスおよびデ
ータバスの制御を行うので、従来例のように各ＣＰＵユ
ニットが互いにバス調停を行うことによって生じる同期
クロック高速化阻害原因が除去され、共有メモリ制御回
路でバス調停を行う調停周波数の限界は共有メモリ制御
回路を構成するＬＳＩの動作クロックの最大値で定マシ
高速化が可能となる。

また、共有メモリ部にライトデータラッチを設け、ＣＰ
Ｕユニットにリードデータラッチを設けることＫより、
リード時には、共有メモリ制御回路は共有メモリデータ
バスにリードデータを送出した後共有メそリバスの終了
信号を送出してインターフェース制御回路にリードデー
タをラッチさせ、他のＣＰＵユニットに共有メモリバス
権を渡すことを可能とし、ライト時には、ＣＰＵユニッ
トより・共有メモリバスにアドレス、データを送出した
後共有メモリ制御回路はライトデータラッチにデータを
ラッチすると共に共有メモリバスの終了信号を送出して
他のＣＰＵユニットに共有メモリバス使用権を渡すこと
を可能とするので、従来のように共有メモリバスを使用
していた〇ＰＵユニットの動作に左右されることなく迅
速に共有メモリバスを他のＣＰＵユニットに渡すことが
できる。

また、共有メモリ部にライトデークラッチとリードデー
タラノチとを設け、ＣＰＵユニットにライトデータ記憶
部とリードデータ記憶部を設け、ライト時には、共有メ
モリ制御回路はライト記憶部のデータをライトデータラ
ッチに共有メモリバスを介して伝送した後他のＣＰＵユ
ニットに共有メモリバス使用権を渡す。するとその間に
最初のＣＰＵユニットではＣＰＵよりデータをライトデ
ータ記憶部に蓄積しておき、次に共有メモリバスの使用
権を得た時、上述したようにライトデータラッチにデー
タを伝送するというサイクルを行う。

リード時には、共有メモリ制御回路はリードデータラッ
チに蓄積したデータをリードデータ記憶部に共有メモリ
バスを介して伝送した後他のＣＰＵユニットに共有メモ
リバス使用権を渡す。するとその間最初のＣＰＵユニッ
トではＣＰＵがリードデータ記憶部よりデータを読出し
ておき、次に共有メモリバスの使用権を得た時、上述し
たようにリードデータ記憶部にデータを伝送するという
サイクルを行う。これはニブルモードで共有メモリが作
動するようなときＣＰＵのサイクルは遅いため直接的に
は対応できないが、上記の構成により共有メモリの効率
の低下させることなく対応が可能となる。

また、共有メモリ部にライトデータラッチとリードデー
タラッチとを設け、ＣＰＵユニットに入力順に出力する
リードデータ記憶部と、入力順に出力するライトデータ
記憶部と、この両記憶部に入力したデータ数に基づきア
ドレスを生成するアドレスカウンタを設け、ライト時に
は、ライトデータ記憶部に所定数データが入るとこれに
よりアドレスを生成し共有メモリのライトデータラッチ
にデータの伝送を行いリード時にはり−ドデータ記憶部
に所定数データの空きができるとこれによりアドレスを
生成してリードデータラッテよりリードデータ記憶部に
データの伝送を行う。これはニブルモードで共有メモリ
が作動するようなとき、ＣＰＵは高速なニブルモードア
クセスを利用して共有メモリにアクセスするため殆ど待
ち時間なしでリードデータ記憶部、ライトデータ記憶部
と入出力を行うことが可能となる。

実施例 以下、本発明の実施例を第１図〜第１１図を用いて説明
する。

第１図〜第２図は第１実施例を示し、第１図は本実施例
のブロック図を示し第２図は第１図のタイムチャートを
示す。

第１図においては、共有メモリ部１と１つのＣＰＵユニ
ット２の取シ合いを示しているが、ＣＰＵユニット２は
複数個共有メモリアドレスバス３１および共有メモリデ
ータバス３２に接続しているものとする。

共有メモリ部１は、共有メモＩ）　１０と、共有メモリ
ｌＯへのデータの入出力を制御するスリーステートバッ
ファであるライトデータバッファ１２．リードデータバ
ッファ１３と、共有メモリアドレスバス３１、共有メモ
リデータバス３２のバス調停を行いライトデータバッフ
ァ１２．リードデータバッファ１３を制御する１つのＬ
ＳＩで構成された共有メモリ制御回路１１から構成され
ている。

ＣＰＵユニット２は、ＣＰＵ２０と、ＣＰＵアドレスバ
ス’ｆｆ、ヲ制御スるスリーステートバッファであるア
ドレスバッファ２４．ＣＰＵデータバスがを制御するス
リーステートバッファであるライトデータバッファｎ、
リードデータバッファ乙と、共有メモリアドレスバス３
１、共有メモリデータバス３２を制御する共有メモリ制
御回路１１と調整し、ライトデータバッファｎ、アドレ
スバッファ冴を制御するインターフェース制御回路２１
から構成される。第１３図に示した従来例との大きな相
違は、共有メモリ制御回路１１が、バス調停を１つのＬ
ＳＩとして行っていることである。

次に第２図を用いて動作を説明する。

ＣＰＵユニット２がＣＰＵ−１，ＣＰＵ−２゜ＣＰＵ−
３と３つある場合を示しているが、３つに限定されるこ
とはない。ＣＰＵ−１〜ＣＰＵ−３はそれぞれバス要求
を共有メモリ部１にバス要求信号線３０１を介して行う
。共有メモリ制御回路１１よりまずＣＰＵ−１に対して
ＣＰＵ−１バス使用許可が出されるとＣＰＵ−１のイン
タフェース制御回路２１はａのタイミングでバッファイ
ネーブル（１号機２０３によりアドレスバッファ別をイ
ネーブルとしライト時にはライトデータバッフ、７ηも
イネーブルとする。ｂのタイミングは後述するバスサイ
クル終了信号の立ち上がシのクロック時であり、ＣＰＵ
−１パス使用許可信号をインアクティブとする。ａｍ　
　ｄおよびｅ、ｆはそれぞれＣＰＵ−２，０ＰＵ−３の
バス使用許可信号に対する同様のタイミングである。共
有メモリ制御回路１１から出力されるバスサイクル終了
信号のｇのタイミングで共有メモリ制御回路１１内のバ
ス調停ロジックはバスの終了準備を始め、次のクロック
で上述したＣＰＵ−１バス使用許可をｂのタイミングで
インアクティブにすると共にｈのタイミングでバス調停
を行う。ｉ、ｊおよびに、ｌはそれぞれＣＰＵ−２，Ｃ
ＰＵ−３に対する同様のタイミングである。各ＣＰＵユ
ニットのバスサイクルは６サイクルとなシその内訳はＡ
のアドレスデコード期間、Ｂのメモリアクセスからバス
サイクル終了信号完了までの期間、ＣのＣＰＵがバスを
切シ離しバスの使用権を放棄し調停を行う期間よりなる
。

これを前述した第１４図の場合と比較すると３サイクル
短縮されている。そして、バス同期クロックを１０　Ｍ
Ｈｚ　、　メモリアクセスタイムを２００ｎ９［１ｃと
して従来例と同じ条件とするとバスサイクルタイムは５
ＱＱ　ｆｉ　ｌａになる。これはバス調停を共有メモリ
制御回路１１０１個のＬＳＩで一括して行うことにメリ
ットである。さらに、１個のＬＳＩで行うことにより調
停周波数（バス同期クロック）を高周波化できるので高
速化が可能となる。

次に第３図〜第５図を用いて第２実施例を説明する。第
３図は本実施例のブロック図を示し第４図はライト時の
タイムチャート、第５図はリード時のタイムチャートで
ある。

第１実施例のブロック図（第１図）との相違は共有メモ
リ部ｌのライトデータバッファ１２をライトデータラッ
チ１４とし、ＣＰＵユニット２にり−ドデータラッチ４
を追加した点である。

第４図によりライト時の動作を説明する。本実施例はＣ
ＰＵ−１，ＣＰＵ−２の場合について説明するがＣＰＵ
ユニットが増加しても同様の取扱となる。

ＣＰＵ−１，ＣＰＵ−２はそれぞれバス要求をバス要求
信号線３０１により行うと共有メモリ制御回路１１より
ＣＰＵ−１バス使用許可、ＣＰＵ−２バス使用許可が順
次用される。

ＣＰＵ−１バス使用許可のタイミングａでインターフェ
ース制御回路２１はアドレスバッファ列およびライトデ
ータバッファｎをバラフッイネーブル信号線２０３によ
りイネーブルとする。タイミングｂで後述するバスサイ
クル終了信号の立ち下がルより１クロック後ＫＣＰＵ−
１パス使用許可信号をインアクティブにする。ＣＰＵ−
２バス使用許可のｃ、ｄのタイミングも同様である。

ライトコマンドがタイミングｅでアクティブとなると２
サイクルのメモリアクセスタイム１．となりその後１サ
イクルのライトコマンドホールドタイムｔ、が続く。バ
スサイクル終了信号が共有メモリ制御回路１１よりタイ
ミングｆで出力されＣＰＵ−１に対してバスサイクルの
終了を知らせると共にライトデータラッチ１４ＫＣＰＵ
−１ライトデータをラッチさせる。またＣＰＵ−１バス
使用許可を１サイクル後のｂのタイミングでインアクテ
ィブとする。タイミングｇでＣＰＵ−１がバスサイクル
の終了を認識するしないＫかかわらず終了信号をインア
クティブにしバス調停を行う。ＣＰＵ−１，ＣＰＵ−２
それぞれのバスサイクルは５サイクルであシ、その内訳
Ａ、　Ｂ、　Ｃの意味は実施例と同じである。

本実施例の場合、バス同期クロックを２０ＭＨｚ。

メモリアクセスタイム２００　ｆｉ　１ｌＬｊとしてバ
スサイクルは３５０ｎ（８）となる。

第５図はリード時のタイムチャートであり、第４図との
相違は、リードコマンドにおいてリードデータラッチτ
がリードデータをラッチするためセットアツプタイムが
１クロツク加わりたことにより、バスサイクルが６サイ
クルとなった点てある。この場合バス同期クロックを２
０ＭＨｚ、メモリアクセスタイムを２００　ｎ　Ｓｅｃ
としてバスサイクルタイムは４００ｎ方となる。

次に第６図〜第８図により第３実施例を説明する。第６
図は本実施例のブロック図を示し第７図はライト時のタ
イムチャートであシ第８図はリード時のタイムチャート
である。

第１実施例の第１図と本実施例の第６図との相違は、共
有メモリ部１のライトデータバッファ１２をライトデー
タラッチ１４に変え、リードデータバッファ１３をリー
ドデータラッチ１５に変更し、ＣＰＵユニット２のライ
トデータバッファｎをライトＦＩＦＯ２８に変え、リー
ドデータバッファ乙をリードＦＩＦＯ２９に変更した点
である。また共有メモリはニブルモード制御回路付ＤＲ
ＡＭとしている。

第７図によりライト時の動作を説明する。ＣＰＵ−１パ
ス要求、ＣＰＵ−２バス要求が出されると共有メモリ制
御回路１１はＣＰＵ−１パス使用許可、ＣＰＵ−２バス
使用許可をする。タイミングａでインターフェース制御
回路２１はアウトプットイネーブル信号線によりライト
Ｆ工ＦＯ２８の出力をハイインピーダンス状態から出力
状態にし、バッファイネーブル信号線２０３によりアド
レスバッフアラをアクティブにする。ｂのタイミングで
後述するバスサイクル終了信号の立ち下がシより１サイ
クル後にＣＰＵ−１バス使用許可信号はインアクティブ
となる。次に共有メモリのニブルモード制御回路よ！＋
ＲＡＳ信号と、これに続いてＣＡＳ信号が出力されＣＡ
Ｓ信号の立ち下がＦ）　ｃ　ｒ　　ｄ　＋ｅｖ　　ｆの
タイミングで共有メモリ制御部１１はＦＩＦＯクロック
線３０４を介してインタフェース制御回路２１にＦＩＦ
Ｏクロック信号を送シ、インタフェース制御回路２１は
ＦＩＦＯシフトアウト信号を出力するとライトＦＩＦＯ
２８はｇｔ　　ｈｒ　　Ｉｓ　　ｊのタイミングでデー
タをシフトアウトすると共にライトデータラッチ１４も
ｃｔ　　ｄｏ　　ｅｔ　　ｆのタイミングでライトデー
タをラッチする。バスサイクル終了信号にのタイミング
でＣＰＵ−１にバスサイクルの終了を通知し１サイクル
後の１のタイミングでＣＰＵ−１がバスサイクルの終了
を認識するしないにかかわらずバスサイクル終了信号を
インアクティブにすると共にＣＰＵ−１のバス使用許可
をｂのタイミングでインアクティブにする。本実施例の
場合ＣＰＵ−１，ＣＰＵ−２のバスサイクルは１１サイ
クルであシバス同期クロックを２０ＭＨｚとするとバス
サイクルは５５０ｎ９８Ｃとなる。

次に第８図によりリード時の動作を説明する。

リード時はリードデータラッチ１５．リードＦＩＦ０２
９が使用される点が異なる外はライト時と同様である。

バスサイクルは１２サイクルとなシ、バス同期クロック
を２０　ＭＨｚとすると６００　ｎ　９ｅＣとなる。

ニブルモードは１度に４ワードのデータをアクセスし、
しかもそのアクセスタイムが早いという特徴がある。こ
のアクセスタイムはＣＰＵ１７）サイクルタイムの数分
の１でありＣＰＵは効率的にニブルモードデータにアク
セスできない。このため逆にＣＰＵに合わせてニブルモ
ードのサイクルタイムを遅くすると１アクセスの共有メ
モリ占有時間が大きくなシ全体アクセス効果が低下する
。そこで本実施例のようにライトＦＩＦＯ，リードＦＩ
ＦＯを設けることによ！ＤＣＰＵおよび共有メモリの効
率を最大とすることができる。

次に第９図〜第１１図を用いて第４実施例を説明する。

第９図は第４実施例のブロック図を示し、第１Ｏ図はラ
イト時、第１１図はリード時のタイムチャートを示す。

本実施例のブロック図と第３実施例のブロック図（第６
図）との相違はＣＰＵユニット２にアドレスカウンタ加
が設けられ、ライトＰＩＦ０２８．　　リードＦＩＦＯ
２９で計数したデータ数が４ワードになる毎にアドレス
ロード信号を用いてアドレスを生成する点である。

次に第１０図によりライト時の動作を説明する。

ＦＩＦＯ入力可信号（ライトレディ）がＨである時ＣＰ
Ｕ２０はライトＰ　Ｉ　Ｆ０２８にデータをライトする
。ＣＰＵＦＩＦＯライト信号のａ、　　ｂ、　　ｃ、　
　ｄのタイミングで１ワードずつ計４ワードのデータが
ライトＦＩＦＯ２８に書き込まれる。すると、ＣＰＵは
バス要求を出し、その後、共有メモリ制御回路１１から
、ＣＰＵバス使用許可がｅのタイミングででる、ライト
データラッチ１４にＲＡＳ信号とこれに続＜ＣＡＳ信号
のｆｅ　ｇｏ　ｈｅ　Ｌのタイミングでラッチされる。

Ｌ　ｇｏ　ｈｇ　　１のタイミングでラッチされるとラ
イトＰＩＦ０２８は空くのでａｌｅ　ｂｌ＊　　ａｌｅ
　　ｄｌのタイミングでライト−ＦＩＦＯ列に次の４ワ
ードが入力され、ライトＰＩＦ０２８はほぼ連続的にデ
ータを入出力することができる。

ＣＡＳ信号の４つ目の信号が立ち上がったときアドレス
カウンタ加算信号がｊのタイミングで立ち下がシ、アド
レスカウンタＩに４を加算してアドレスを更新させ、次
の４ワードがライトＦＩＦＯあに入力されるまで待ち、
次のＣＰＵバス使用許可信号出力する。

上述の説明から明らかなようにＣＰＵ２０は高速なニブ
ルモードアクセスを使用して共有メモリにアクセスする
ため、はとんど待ち時間なしでライ）ＰＩＦ０２Ｂから
入出力を行うことができ、通常のアクセスの２〜３倍の
高速アクセスが可能となる。

第１１図によりリード時の動作を説明する。ＦＩＦＯ出
力可信号がＨのときＣＰＵ２０はリードＦＩＦＯ２９か
らデータをリードする。本実施例ではリードＦＩＦＯ２
９の容量は８ワードとする。ＣＰＵバス使用許可のｉの
タイミングでバスの使用を開始し、リードＦＩＦＯ２９
が最初空であるので、ＲＡＳ信号とＣＡＳ信号Ｌ　ｒＬ
　ｎ、ｏのタイミングでリードデータラッチ１５へ、リ
ードラッチ１５からリードＦ　Ｉ　ＦＯ２９へ、データ
の伝送を行い４ワードを読み込む。４ワード読み込んだ
ところでｔのタイミングでアドレスカウンタ加算信号が
出力されアドレスカウンタ（支）に４を加算してアドレ
スを更新する。リードＦＩＦＯ２９はさらに４ワードの
空きがあるのでＣＰＵバス使用許可信号のｊのタイミン
グでバスの使用を開始し、ＣＡＳ信号ｐ。

ｑ、　　ｒ、　　ｓのタイミングでリードデータラッチ
１５およびリードＦＩＦＯ２９は４ワードを入出力する
。

一方ＣＰＵＦＩＦＯリード信号ａのタイミングからり一
ドＦＩＦＯ２９のデータを読出しｂｔｃｔｅｅｆｔｈの
タイミングで８ワードを読み出してゆく。ＣＰＵバス使
用許可信号にのタイミングではリードＦＩＦＯ２９紘ａ
−ｅのタイミングで４ワード以上読み出しておシ４ワー
ドの空きが出きたので次のサイクルのバスの使用を開始
する。以上のようにＣＰＵ２０はリードＦＩＦＯ２９か
ら連続的にデータを読み出してゆくことが可能となる。

本実施例によればＣＰＵ２０からライトＰＩＦ０２Ｂ、
　　リードＦＩＦＯ２９，を見た場合、これらのＦＩＦ
Ｏから連続的にデータを入出力できる仁とから超大容量
のＦＩＦＯを設けたのと同等の効果を奏するととＫなる
。

発明の効果 以上の説明から明らかなように１本発明は、共有メモリ
バスの調停を共有メモリ部の１個のＬＳＩで行うととｋ
より調停周波数の高周波化とバスサイクル数の減少によ
ってバスサイクルを短縮化し、さらにライトデータラッ
チ、リードデータラッチを設けることＫより共有メモリ
バス使用期間の交換を迅速に行い、ライトＦＩＦＯ，リ
ードＦＩＦＯ。

を設けてニブルモードに対応可能とし、さらにアドレス
カウンタを設け、ＣＰＵは高速なニブルモードアクセス
を利用してほとんど待ち時間なしで共有メモリにアクセ
スすることを可能としている。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は、
第１図のタイムチャート、第３図は第２実施例のブロッ
ク図、第４図は第３図のライト時のタイムチャート、第
５図は第３図のリード時のタイムチャート、第６図は第
３実施例のブロック図、第７図は第６図のライト時のタ
イムチャート、第８図は第６図のリード時のタイムチャ
ート、第９図は第４実施例のブロック図、第１θ図は第
９図のライト時のタイムチャート、第１１図は第９図の
リード時のタイムチャート、第１２図は従来例の全体ブ
ロック図、第１３図は第１２図の詳細ブロック図、第１
４図は第１２図、第１３図のタイムチャートである。 ｌ・・・共有メモリ部、ｌＯ・・・共有メモリ、１１・
・・共有メモリ制御回路、１２・・・ライトデータバッ
ファ、１３・・・リードデータバッファ、２・・・ＣＰ
Ｕユニット、頷・・・ＣＰＵ、２１・・・インタフェー
ス制御回路、ｎ・・・ライトデータバッファ、お・・・
リードデータバッファ、冴・・・アドレスバッファ、５
・・・ＣＰＵアドレスバス、３・・・ＣＰＵデータバス
、ｎ・・・リードデータラッチ、沼・・・ライトＦＩＦ
０，３０・・・アドレスカウンタ、３１・・・共有メモ
リアドレスバス、３２・・・共有メモリデータバス。

Claims (4)

【特許請求の範囲】
1. （１）複数のＣＰＵよりアクセスされる共有メモリと共
   有メモリバスを制御する共有メモリ制御回路とを有する
   共有メモリ部と、ＣＰＵと該ＣＰＵのバスと前記共有メ
   モリバスとの接続を前記共有メモリ制御回路の制御に対
   応して制御するインターフェース制御回路とを有するＣ
   ＰＵユニットとを備えたことを特徴とする共有メモリ装
   置。
2. （２）複数のＣＰＵよりアクセスされる共有メモリと、
   該共有メモリの入力データをラッチするライトデータラ
   ッチと共有メモリバスを制御し前記ライトデータラッチ
   を制御する共有メモリ制御回路とを有する共有メモリ部
   と、ＣＰＵと該ＣＰＵの入力データをラッチするリード
   データラッチと前記ＣＰＵのバスと前記共有メモリバス
   との接続を前記共有メモリ制御回路の制御に対応して制
   御し前記リードデータラッチを制御するインターフェー
   ス制御回路とを有するＣＰＵユニットとを備えたことを
   特徴とする共有メモリ装置。
3. （３）複数のＣＰＵよりアクセスされる共有メモリと、
   該共有メモリの入力データをラッチするライトデータラ
   ッチと前記共有メモリから出力データをラッチするリー
   ドデータラッチと共有メモリバスを制御し前記ライトデ
   ータラッチおよび前記リードデータラッチを制御する共
   有メモリ制御回路とを有する共有メモリ部と、ＣＰＵと
   該ＣＰＵの入力データを記憶するリードデータ記憶部と
   前記ＣＰＵからの出力データを記憶するライトデータ記
   憶部と前記ＣＰＵのバスと前記共有メモリバスとの接続
   を前記共有メモリ制御回路の制御に対応して制御し前記
   リードデータ記憶部と前記ライトデータ記憶部とを制御
   するインターフェース制御回路とを有するＣＰＵユニッ
   トとを備えたことを特徴とする共有メモリ装置。
4. （４）複数のＣＰＵよりアクセスされる共有メモリと該
   共有メモリの入力データをラッチするライトデータラッ
   チと前記共有メモリからの出力データをラッチするリー
   ドデータラッチと共有メモリバスを制御し前記ライトデ
   ータラッチおよび前記リードデータラッチを制御する共
   有メモリ制御回路とを有する共有メモリ部と、ＣＰＵと
   該ＣＰＵの入力データを記憶してその数を計数し入力順
   に出力するリードデータ記憶部と前記ＣＰＵからの出力
   データを記憶してその数を計数し入力順に出力するライ
   トデータ記憶部と前記リードデータ記憶部または前記ラ
   イトデータ記憶部のデータ数の計数値と前記ＣＰＵのア
   ドレスロード信号に基づきアドレスを出力するアドレス
   カウンタと前記ＣＰＵのバスと前記共有メモリバスとの
   接続を前記共有メモリ制御回路の制御に対応して制御し
   前記リードデータ記憶部と前記ライトデータ記憶部と前
   記アドレスカウンタとを制御するインターフェース制御
   とを有するＣＰＵユニットとを備えたことを特徴とする
   共有メモリ装置。