JPH022445A - 多重バスシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重バスシステムさらにはシステムのスルー
プット向上並びにシステムの拡張性に優れるバス構成に
関し、例えば、シングルチップマイクロコンピュータの
ような論理ＬＳＩ（大規模集積口）に適用して有効な技
術に関するものである。

〔従来技術〕

シングルチップマイクロコンピュータのよう論理ＬＳＩ
の内部バス構成は従来一般的に単一バス方式とされ、中
央処理装置やダイレクトメモリアクセスコントローラな
どのバスマスタモシルニールと、メモリやタイマなどの
スレーブモジュールが１つの共通バスに接続されている
。また、バスマスタモジュール毎に夫々専用の共通バス
を設けて成る複数バス方式を操用するものもある。

尚、単一バス構成を適用したシングルチップマイクロコ
ンピュータについて記載された文献の例としては昭和６
０年３月株式会社日立製作所発行のｒＨＤ６４１８０ユ
ーザーズマニュアルＪＰ３〜Ｐ３８９がある。

〔発明が解決しよう、とする課題〕

しかしながら、単一バス構成では、複数のバスマスタモ
ジュールはバスアービトレーションによりその１が共通
バスを占有使用し、当該所定のバスマスタモジュールが
バス権を放棄するまでその他のバスマスタモジュールは
メモリなどに対するアクセスを待たなければならない、
即ち、複数個のバスマスタモジュールは相互に時分割で
排他的にしか共通バスを占有することができない。

本発明者は複数個のバスマスタモジュールを並列動作さ
せることを検討した。これによれば、複数個のバスマス
タモジュールが相互に同一スレーブモジュールをアクセ
スするような本質的にバスマスタモジュールの並列動作
が不可−とされるような確率は極めて低いため、従来の
ような単一バス構成ではシステムの動作効率を向上させ
るにも限界のあることが明らかにされた。また、逆に、
バスマスタモジュール毎に夫々専用バスを設けて成る複
数バス方式を採用すると、バスマスタモジュールの並列
動作は可能になるものの、並列動作以外において全く利
用されないバスが存在することになってハードウェアに
無駄を生ずると共に、複数のバスマスタモジュールによ
るスレーブモジュールの共有化が難しくなる。個々のバ
スマスタモジュールにスレーブモジュールを共有させよ
うとすると、複数のバスに個々のポートを介して接続す
るマルチポートを有するようなバッファメモリを設けて
バス相互間のインタフェースを行わなければならなくな
り、そのための制御も複雑になり、さらにはシステムの
拡張も゛容易に行えなくなってしまう。

本発明の目的は、複数のバスマスタモジュールによるス
レーブモジュールの共有化を妨げることなく、バスマス
タモジュールの並列動作を可能とし、しかもシステムの
拡張性に優れる多重バスシステムを提供することにある
。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本顆において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、複数個のバスマスタモジュールと、相互に同
一インタフェース機能を備えたマルチポートを持つ複数
個のスレーブモジュールを備え。

夫々のスレーブモジュールは夫々個別のポートを介して
複数個の共通バスに接続され、相互に異なる共通バスの
バス権を異なるバスマスタモジュールに並列的に割り当
て可能にされたバスコントローラを含んで多重バスシス
テムを構成するものである。

このとき、バスコントローラは、夫々のバスマスタモジ
ュールから供給されるバス権要求信号に基づいて相互の
要求を調停するバスアービタと、その調停結果に応じて
共通バスとバスマスタモジュールとの接続制御を行うバ
ススイッチ回路とによって構成することができる。

さらにこのとき、所定のスレーブモジュールがバスサイ
クル上型なったタイミングで複数のポートを介してアク
セスされるとき、何れか一方のポートをアクセスするバ
スマスタモジュールにアクセス動作の実質的な休止もし
くは引き延ばしを指示するための信号を与える手段をバ
スコントローラ又は個々のスレーブモジュールに設け、
複数個の共通バスを介する同一スレーブモジュールへの
アクセス競合を回避するようにしておくことが望ましい
。

〔作　用〕

前記した手段によれば、スレーブモジュールが持つマル
チポートの夫々に個別的に結合された複数の共通バスは
、夫々のバスマスタモジュールが夫々のスレーブモジュ
ールを共有するように働く。

即ち１個々のバスマスタモジュールに対する夫々のスレ
ーブモジュールのインタフェースを共通化するように働
く。

そして、バスコントローラは、スレーブモジュールとの
インタフェースが共通化された複数のバスマスタモジュ
ールに対して、共通バス毎にバス権を与えるように動作
して、複数個のバスマスタモジュールの並列動作を可能
とするように作用する。このとき、所定のスレーブモジ
ュールがバスサイクル上型なったタイミングで複数個の
バスマスタモジュールにより異なるポートを介してアク
セスされるときには、バスコントローラに含まれる論理
又は個々のスレーブモジュールに含まれる論理が、何れ
か一方のポートをアクセスするバスマスタモジュールに
アクセス動作の実質的な休止もしくは引き延ばしを指示
して、複数個の共通バスを介する同一スレーブモジュー
ルへのアクセス競合を回避するように働く。

〔実施例〕

第１図には本発明の一実施例であるシングルチップマイ
クロコンピュータのブロック図が示される。同図に示さ
れるシングルチップマイクロコンピュータは、公知の半
導体集積回路製造技術によってシリコン基板のような１
個の半導体基板に形成される。

第１図に示されるシングルチップマイクロコンピュータ
は、特に制限されないが、バスマスタモジュールとして
、ＣＰＵ　（セントラル・プロセッシング・ユニット）
１と２つのＤＭＡＣ（ダイレクト・メモリ・アクセス・
コントローラ）２及び３などを備え、また、スレーブモ
ジュールとして。

パラレル入出力回路４、シリアル入出力回路５、タイマ
６、及びＲＡＭ　（ランダム・アクセス・メモリ）で成
るようなメモリ７などを備える。

本実施例において上記各スレーブモジュール４〜７は夫
々相互に同一インタフェース機能を備えた２個のポート
を有し、夫々の一方のポートは第１共通バス８に結合さ
れ、他方のポートは第２共通バス９に結合される。

１０は、上記第１共通バス８及び第２共通バス９に対す
るバス権を、上記ＣＰＵＩ、ＤＭＡＣ２、ＤＭＡＣ５に
選択的に与えるための制御を行うバスコントローラであ
る。このバスコントローラ１０は、マスタバス１１〜１
３を介してＣＰＵＩ、ＤＭＡＣ２、ＤＭＡＣ５に結合さ
れ、共通バス８゜９毎に何れかのバスマスタモジュール
１，２．３にバス権を与えるように動作する。したがっ
て。

３個のバスマスタモジュール１〜３のうち２個の並列動
作が可能になり、また、共通バス８，９のバス権が何れ
のバスマスタモジュールに与えられてもそのバスマスタ
モジュールとインタフェース可能なスレーブモジュール
はバスマスタモジュールの種類に関係なく共通化される
。

ここで、夫々のマスタバス１１〜１３は、特に制限され
ないが、データＤＡＴＡの入出力信号線と、アドレスＡ
ＤＤＲＥＳＳの出力信号線と、リードサイクルであるこ
とを示すためのリード信号ＲＤ、ライトサイクルである
ことを示すためのライト信号ＷＴ−人出力回路がリード
／ライト動作を行っていることを示すための入出カイネ
ーブル信号ＩＯＥ、メモリがリード／ライト動作を行っ
ていることを示すためのメモリイネーブル信号ＭＥ、及
びバス権の獲得もしくは他のバスマスタモジュールに対
してバスの開放を要求するためのバスリクエスト信号Ｂ
ＲＥＱの夫々の出力信号線と。

バスの占有使用をバスマスタモジュールに認めるために
バスコントローラ１０から出力されるバスアクノリッジ
信号ＢＡＣＫ、及びアクセスサイクルの実質的な引き延
ばしを要求するためにスレーブモジュールから出力され
るウェイト信号ＷＡＩＴの夫々の入力信号線の集合とさ
れる。

上記第１共通バス８及び第２共通バス９は、特に制限さ
れないが、データＤＡＴＡ、アドレスＡＤＤＲＥＳＳ−
リード信号ＲＤ、ライト信号ＷＴ、入出カイネーブル信
号工○Ｅ、メモリイネーブル信号ＭＥ、及びウェイト信
号ＷＡＩＴのための信帯線の集合とされる。

尚、第１図において１４は、ＣＰＵＩが第２共通バス９
を介してＤＭＡＣ２，３に転送語数やバースト数などの
初期設定を行ったり、その他の制御情報を与えたりする
ための専用内部バスとされる。

第２図にはバスコントローラ１０の詳細な一例が示され
る。このバスコントローラ１０は、夫々のバスマスタモ
ジュール１，２．３相互間のバス権要求を調停するバス
アービタ１５と、このバスアービタ１５による調停結果
に応じて共通バス８゜９とバスマスタモジュール１，２
．３との接続制御を行うバススイッチ回路１６とを含ん
で成る。

第２図において、ＢＲＥＱ、はＣＰＵＩが出力するバス
リクエスト信号、ＢＲＥＱ、はＤＭＡＣ２が出力するバ
スリクエスト信号、ＢＲＥＱ、はＤＭＡＣ５が出力する
バスリクエスト信号である。

これらのバスリクエスト信号は、特に制限されないが、
ローレベルによってバス権の獲得を要求する。また、Ｂ
ＡＣＫ、はＣＰＵＩに与えられるバスアクノリッジ信号
、ＢＡＣＫ２はＤＭＡＣ２に与えられるバスアクノリッ
ジ信号、ＢＡＣＫ３はＤＭＡＣ５に与えられるバスアク
ノリッジ信号である。これらのバスアクノリッジ信号は
、特に制限されないが、ローレベルによりバスの占有使
用を承認する。

バススイッチ回路１６は、特に制限されないが、第１共
通バス８をマスタバス１１又は１２に接続するスイッチ
１７と、第２共通バス９をマスタバス１１又は１３に接
続するスイッチ１８によって構成される。そのスイッチ
制御はバスアービタ１５によるバス権の調停結果に応じ
て形成される選択制御信号φ□、φ２によって行われる
。

ここで先ず、バスアービタ１５によるバス権の調停論理
は次のようにそれる。即ち、ＣＰＵＩとＤＭＡＣ２との
間で夫々のバス使用要求が競合しない場合にはバスリク
エスト信号ＢＲＥＱａ、ＢＲＥ　Ｑ　ｚがローレベルに
７サートされるタイミングの早遅により早い方にバス権
を与え、競合する場合には予め設定されている優先順位
に従って優先度９の高い方にバス権を与える。同様に、
ＣＰＵ１とＤＭＡＣ５との間で夫々のバス使用要求が競
合しない場合にはバスリクエスト信号ＢＲＥＱ１゜Ｂ　
ＲＥ　Ｑ　ａがローレベルに７サートされるタイミング
の早遅により早い方にバス権を与え、競合する場合には
予め設定されている優先順位に従って優先度の高い方に
バス権を与える。

このようなバス調停論理に応するバススイッチ回路１６
の選択制御論理は、ＣＰＵＩとＤＭＡＣ２との間でバス
権が認められる側の一方のマスタバス１１又は１２の何
れか一方に第１共通バス８を接続し、ＣＰＵＩとＤＭＡ
Ｃ５との間でバス権が認められる側の一方のマスタバス
１１又は１３の何れか一方に共通バス９を接続するよう
にされている。尚、ＣＰＵＩだけにバス権が与えられる
場合には、一方の第１共通バス８の利用を優先させるよ
うな論理を備え、一方のスイッチ１７の動作によって第
１共通バス８だけがＣＰＵＩのマスタバス１１に接続さ
れる。

第３図にはスレーブモジュール４〜７のマルチインタフ
ェース構成の概略的構成が代表的に示される。

各スレーブモジュール４〜７は、第１共通バス８に結合
されるポートを含む第１バスインタフェース回路２０と
、第２共通バス９に結合されるボートを含む第２バスイ
ンタフェース回路２１を夫々含む、第１バスインタフェ
ース回路２ｏと第２バスインタフェース回路２１は相互
に同一のインタフェース機能を備え、何れのインタフェ
ース回路を介しても全く同様にバスマスタモジュールと
各種情報のやりとりを行うことができるようになってい
る。

ところで、２個のバスマスタモジュールが相互に同一ス
レーブモジュールをアクセスするような競合状態では２
個のバスマスタモジュールの並列アクセス動作は本質的
に不可能とされる０本実施例においてこのような競合を
回避する構成は、特に制限されないが、各スレーブモジ
ュールに含まれている。

例えば、所定のスレーブモジュールがバスサイクル上型
なったタイミングで第１バスインタフェース回路２０及
び第２バスインタフェース回路２１を介してアクセスさ
れるとき、何れか一方のバスインタフェース回路からア
クセスするバスマスタモジュールにアクセス動作の引き
延ばしを指示するウェイト信号ＷＡＩＴ（第３図におい
て共通バス８に与えられるウェイト信号はＷＡＩＴ工で
示され、共通バス９に与えられるウェイト信号はＷＡＩ
Ｔ２で示される）を与えるようになっている。

すなわち、第１バスインタフェース回路２０はこれに供
給されるアドレス信号ＡＤＤＲＥＳＳに基づいて自分自
身の動作の指示を検出すると、当該第１バスインタフェ
ース回路２ｏから供給されるメモリイネーブル信号ＭＥ
又は入出カイネーブル信号■○Ｅがネゲートされるまで
ウェイト信号ＷＡＩＴ２’を第２バスインタフェース回
路２１に向けてアサートする。このとき第２バスインタ
フェース回路２１は、第２共通バス９から供給されるア
ドレス信号ＡＤＤＲＥＳＳに基づいて自分自身の動作指
示を検出すると、上記ウェイト信号ＷＡＩＴ２’と同相
のウェイト信号ＷＡＩＴ２を、第２バスインタフェース
回路２１側から当該スレーブモジュールをアクセスする
バスマスタモジュールに与える。これにより、当該バス
マスタモジュールによる第２バスインタフェース回路２
１側からのアクセスが引き延ばされ、第１バスインタフ
ェース回路２ｏ側からのアクセスが終了するまでその第
２バスインタフェース回路２１側からのアクセス動作が
実質的に休止される。特に、アサートされたウェイト信
号が供給されるバスマスタモジュールにおいてウェイト
サイクルの挿入タイミングは、リードデータの取り込み
タイミング以前とされ、また、書き込みデータの出力タ
イミング以前とされている。

同ｌに、第２バスインタフェース回路２１は。

これに供給されるアドレス信号ＡＤＤＲＥＳＳに基づい
て自分自身の動作の指示を検出すると、当該第２バスイ
ンタフェース回路２１から供給されるメモリイネーブル
信号ＭＥ又は入出カイネーブル信号ＩＯＥがネゲートさ
れるまでウェイト信号ＷＡＩＴ１’を第１バスインタフ
ェース回路２０に向けてアサートする。このとき第１バ
スインタフェース回路２０は、第１共通バス８から供給
されるれるアドレス信号に基づいて自分自身の動作指示
を検出すると、上記ウェイト信号ＷＡ　Ｉ　Ｔ。

′と同相のウェイト信号ＷＡＩＴ工を、第１バスインタ
フェース回路２ｏ側から当該スレーブモジュールをアク
セスするバスマスタモジュールに与える。これにより、
当該バスマスタモジュールによる第１バスインタフェー
ス回路２０側からのアクセスが引き延ばされ、第２バス
インタフェース回路２１側からのアクセスが終了するま
でその第１バスインタフェース回路２０側からのアクセ
ス動作が実質的に休止される。

尚、第１バスインタフェース回路２０及び第２バスイン
タフェース回路２１を介して同時に所定１つのスレーブ
モジュールがアクセスされる場合には第１共通バス８か
らのアクセスを優先するように一方のウェイト信号ＷＡ
ＩＴ２だけがアサートされるようになっている。

次に本実施例の動作の一例を第４図のタイミングチャー
トを参照しながら説明する。

第４図はパラレル入出力回路４が第１共通バス８と第２
共通バス９を介して同時にリードアクセスされる場合の
競合回避の動作を一例とする。

例えば第１共通バス８のバス権がＣＰＵ１に与えられ、
第２共通バス９のバス権がＤＭＡＣ５に与えられている
ものとする。この状態でＣＰＵＩは第１共通バス８を介
して所望のスレーブモジュールをアクセスすることがで
き、これと並列的にＤＭＡＣ５は第２共通バス９を介し
て所望のスレーブモジュールをアクセスすることができ
る。

このとき、例えばＣＰＵＩとＤＭＡＣ５が同時にパラレ
ル入出力回路４をリードアクセスする場合、パラレル入
出力回路４にはＣＰＵＩから出力されるアドレス信号Ａ
ＤＤＲＥＳＳや入出カイネーブル信号ＩＯＥ及びリード
信号ＲＤのアサートレベルが第１バスインタフェース回
路２０を介して供給される。同様に、パラレル入出力回
路４にはＤＭＡＣ５から出力されるアドレス信号ＡＤＤ
ＲＥＳＳや入出カイネーブル信号ＩＯＥ及びリード信号
ＲＤのアサートレベルが第２バスインタフェース回路２
０を介して供給される。

この状態で第１バスインタフェース回路２０及び第２バ
スインタフェース回路２１は、競合回避の論理に従い、
第１バスインタフェース回路２０がウェイト信号Ｗ　Ａ
　Ｉ　Ｔｚ　’をアサートし、これを受ける第２バスイ
ンタフェース回路２１がそのウェイト信号ＷＡ　Ｉ　Ｔ
、　’と同相のウェイト信号ＷＡＩＴ２を第２共通バス
９に出力する。

第２共通バス９に出力されたウェイト信号ＷＡＩＴ、は
ＤＭＡＣ５により所定のタイミングでサンプリングされ
、これによって当該ＤＭＡＣ５はそのアクセスサイクル
にウェイトサイクルを挿入して実質的なリード動作を休
止する。この間にＣＰＵＩは第１共通バス８を介してパ
ラレル入出力回路４をリードアクセスする。

ＣＰＵ１がパラレル入出力回路４のアクセスを終了して
み出力、イネーブル信号ＩＯＥをネゲートすると、第１
バスインタフェース回路２０から第２バスインタフェー
ス回路２１に与えられているウェイト信号ＷＡＩＴ２’
がネゲートされ、これに呼応して第２バスインタフェー
ス回路２１は第２共通バス９に出力しているウェイト信
号ＷＡＩＴ２をネゲートする。ＤＭＡＣ５がこのウェイ
ト信号ＷＡＩＴ２のネゲート状態を検出すると、ウェイ
トサイクルの挿入を停止してパラレル入出力回路４に対
する実質的なリードアクセスを再開すして、所望のリー
ドデータを得る。

上記実施例によれば以下の作用効果を得るものである。

（１）複数個のスレーブモジュール４〜７は相互に同一
インタフェース機能を備えたマルチポートを持ち、それ
らスレーブモジュール４〜７は夫々個別のポートを介し
て第１共通バス８及び第２共通バス９に接続され、第１
共通バス８及び第２共通バス９のバス権調停を行うバス
コントローラ１０は、第１共通バス８．第２共通バス９
毎に何れかのバスマスタモジュール１，２．３にバス権
を与えるように動作するから、３個のバスマスタモジュ
ール１〜３のうち２個の並列動作が可能になり、また、
共通バス８．９のバス権が何れのバスマスタモジュール
１〜３に与えられてもそのバスマスタモジュールとイン
タフェース可能なスレーブモジュールはバスマスタモジ
ュールの種類に関係なく共通化される。

（２）上記作用効果より、複数のバスマスタモジュール
１〜３によるスレーブモジュール４〜７の共有化を妨げ
ることなくバスマスタモジュールの並列動作が可能にな
るから、従来の単一バス構成やバスマスタモジュール毎
に夫々専用バスを設けて成る複数バス方式に比べて、シ
ステムの動作効率を向上させることができると共に、各
種モジュールの追加変更といったシステムの拡張もしく
は変更を単一バス構成と同様に容易に行うことができる
。

（３）上記作用効果よりシステムの拡張もしくは変更が
容易であるから１本実施例の多重バス方式はアプリケー
ションスペシフィック方式のシングルチップマイクロコ
ンピュータなどに容易に適用することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば、マイクロコンピュータに含まれるバスマスタモ
ジュールやスレーブモジュールの種類や数は上記実施例
に限定されず適宜変更することができる。

スレーブモジュールが持つ相互に同一機能を備えたポー
トの数は上記実施例の２個に限定されずそれ以上とする
こともでき、これに応じて共通バスの数も変更し得る。

１つのスレーブモジュールに対する複数のバスマスタモ
ジュールによるアクセス競合回避の論理もしくは構成は
上記実施例のように各スレーブモジュールに内蔵させる
場合に限定されず、そのようなアクセス競合回避の論理
をバスアービタなどの回路に含めて集中管理するように
してもよい。

また、上記実施例では斯るアクセス競合回避のための信
号としてウェイト信号を流用するようにしたが、ホール
ト信号などを流用したりさらにはその他の専用信号を利
用するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
本発明はそれに限定されず、その他の論理ＬＳＩさらに
はボード上のバス構成にも広く適用することができる。

本発明は少なくとも複数個のバスマスタモジュールとス
レーブモジュールを含む条件のものに適用することがで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、複数個のスレーブモジュールは相互に同一イ
ンタフェース機能を備えたマルチポートを持ち、それら
スレーブモジュールは夫々個別のポートを介して複数の
共通バスに接続され、共通バスのバス権調停を行うバス
コントローラは、共通バス毎に何れかのバスマスタモジ
ュールにバス権を与えるように動作することにより、複
数のバスマスタモジュールの並列動作が可能になり、ま
た、共通バスのバス権が何れのバスマスタモジュールに
与えられてもそのバスマスタモジュールとインタフェー
ス可能なスレーブモジュールはバスマスタモジュールの
種類に関係なく共通化されるという効果を得る。

これにより、複数のバスマスタモジュールによるスレー
ブモジュールの共有化を妨げることなくバスマスタモジ
ュールの並列動作が可能になるから、従来の単一バス構
成やバスマスタモジュール毎に夫々専用バスを設けて成
る複数バス方式に比べて、システムの動作効率を向上さ
せることができると共に、各種モジュールの追加変更と
いったシステムの拡張もしくは変更を単一バス構成と同
様に容易に行うことができるという効果がある。

特に、夫々のバスマスタモジュールから供給されるバス
権要求信号に基づいて相互の要求を調停するバスアービ
タの調停結果に応じて共通バスとバスマスタモジュール
との接続制御を行うバススイッチ回路を採用することに
より、複数のバスマスタモジュールを並列動作させるた
めに必要なバスマスタモジュールと共通バスとの接続制
御及びその回路構成を簡素化することができる。さらに
所定のスレーブモジュールがバスサイクル上乗なったタ
イミングで複数のポートを介してアクセスされるとき、
何れか一方のポートをアクセスするバスマスタモジュー
ルにアクセス動作の実質的な休止もしくは引き延ばしを
指示するための信号を与える手段を持つことにより、複
数のバスマスタモジュールの並列動作に際して同一スレ
ーブモジュールへのアクセス競合による動作異常を外部
ハードウェアや外部における特別な制御手順に頼ること
なく自らで未然に防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータのブロック図、第２図はバスコントロー
ラの一例を示すブロック図、 第３図はスレーブモジュールのマルチインタフェース構
成の一例を示す概略ブロック図、第４図は複数のバスマ
スタモジュールの並列アクセス動作の一例を示すタイミ
ングチャートである。 １−ＣＰ　Ｕ、２．３−ＤＭＡＣ１４・・・パラＬ／／
Ｌ／入出力回路、５・・・シリアル入出力回路、６・・
・タイマ、７・・・メモリ、８・・・第１共通バス、９
・・・第２共通バス、１０・・・バスコントローラ、１
１〜１３・・・マスタバス、１５・・・バスアービタ、
１６・１．バススイッチ回路、２０・・・第１バスイン
タフェース回路、２１・・・第２バスインタフェース回
路、ＢＲＥＱ（ＢＲＥＱ工、ＢＲＥＱ、、ＢＲＥＱ、）
・・・バスリクエスト信号、ＢＡＣＫ　（ＢＡＣＫ□、
ＢＡＣＫ２゜ＢＡＣＫ、）・・・バスアクノリッジ信号
、ＷＡ　Ｉ　Ｔ（ＷＡ　Ｉ　Ｔ、、　ＷＡ　Ｉ　Ｔ、）
・・・ウェイト信号。 ロ」

Claims (1)

1. 【特許請求の範囲】 １、複数個のバスマスタモジュールと、相互に同一イン
   タフェース機能を備えたマルチポートを持つ複数個のス
   レーブモジュールを備え、夫々のスレーブモジュールは
   夫々個別のポートを介して複数個の共通バスに接続され
   、相互に異なる共通バスのバス権を異なるバスマスタモ
   ジュールに並列的に割り当て可能にされたバスコントロ
   ーラを含んで成るものであることを特徴とする多重バス
   システム。 ２、上記バスコントローラは、夫々のバスマスタモジュ
   ールから供給されるバス権要求信号に基づいて相互の要
   求を調停するバスアービタと、その調停結果に応じて共
   通バスとバスマスタモジュールとの接続制御を行うバス
   スイッチ回路とを含んで成るものであることを特徴とす
   る特許請求の範囲第１項記載の多重バスシステム。 ３、所定のスレーブモジュールがバスサイクル上重なっ
   たタイミングで複数のポートを介してアクセスされると
   き、何れか一方のポートをアクセスするバスマスタモジ
   ュールにアクセス動作の実質的な休止もしくは引き延ば
   しを指示する信号を与える手段を備え、複数個の共通バ
   スを介する同一スレーブモジュールへのアクセス競合を
   回避するようにされて成るものであることを特徴とする
   特許請求の範囲第１項又は第２項記載の多重バスシステ
   ム。