JPH03201155A - バス使用権調停方式 - Google Patents

バス使用権調停方式

Info

Publication number
JPH03201155A
JPH03201155A JP34246489A JP34246489A JPH03201155A JP H03201155 A JPH03201155 A JP H03201155A JP 34246489 A JP34246489 A JP 34246489A JP 34246489 A JP34246489 A JP 34246489A JP H03201155 A JPH03201155 A JP H03201155A
Authority
JP
Japan
Prior art keywords
signal
request
devices
bus
permission signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34246489A
Other languages
English (en)
Inventor
Susumu Kimura
進 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP34246489A priority Critical patent/JPH03201155A/ja
Publication of JPH03201155A publication Critical patent/JPH03201155A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術(第6図) 発明が解決しようとする課題 課題を解決するための手段(第1図) 作用 実施例 (a)  一実施例の説明(第2図乃至第5図)Φ) 
他の実施例の説明 発明の効果 〔概要〕 複数のデバイスが共通バスの使用権を獲得するためのバ
ス使用権調停方式に関し。
各デバイスが均等にバス使用権を獲得することを目的と
し。
複数のデバイスが同一のバスに接続され、該デバイスが
該バスのリクエスト信号を発したこと6=応じて、許可
信号を該複数のデバイスで伝達せしめ、リクエストを発
しているデバイスの内最初に許可信号を受けたデバイス
がバス使用権を獲得するバス使用権調停方式において、
該複数のデバイスをリクエスト線で接続し、該複数のデ
バイス間でスタート信号を循環するスタート線を設け、
・・該リクエスト線上にリクエスト信号が発生した時に
、該スタート信号を発しているデバイスから該許可信号
をスタートするようにした。
〔産業上の利用分野〕
本発明は、複数のデバイスが共通バスの使用権を獲得す
るためのバス使用権調停方式に関する。
共通バスに複数のデバイスが接続されたシステムでは、
共通バスを同時に複数のデバイスが使用できないため、
同時に複数のデバイスから使用要求(リクエスト)が発
せられた時に、これを調停(アービトレーシ璽ン)する
必要がある。
このようなバス使用権の調停では、できるだけ均等に使
用権がゆき渡るよう調停する必要がある。
〔従来の技術〕
第6図は従来技術の説明図である。
例えば、メモリ2と3つのデバイスla、lb。
ICとが共通バス3で接続され、各デバイス1a。
lb、1cが共通バス3を介しメモリ2をアクセスする
システムがある。
このようなシステムの調停方式として、デイジ−チェー
ン方式が良く知られている。
デイジ−チェーン方式は、各デバイス1 a−ICのリ
クエスト信号REQA〜REQCのオアをオア回路OR
でとり、許可信号ACKを優先順位の上位デバイスから
下位デバイスへ伝達せしめるものであり、デバイスの数
に応じた拡張性がある。
この調停は次のように行なわれる。
各デバイス18〜1cは、自分がリクエスト信号を出し
ていない時は、上位デバイスから来た許可信号ACKを
下位デバイスにそのまま出す〇又、自分がリクエストを
出していて、上位デバイスからの許可信号ACKが来た
ら、メモリの使用が許可されたので使用する。使用中は
下位には許可信号ACKを伝達しない。
更に自分がリクエスト信号を出していて、上位デバイス
からの許可信号ACKが来ない時は、上位デバイスがメ
モリを使用中なので、許可信号ACKが来るまで待つ。
従って、デイジ−チェーン方式では、使用権の優先順位
は、許可信号ACKが与えられる順番であり、第6図で
は、デバイス1a、デバイス1 b。
デバイスICの順に固定される。
〔発明が解決しようとする課題〕
しかしながら、従来技術では、優先順位が固定されてい
るので、優先順位の上位のデバイス1aがリクエストを
出し続けると、下位のデバイス1b、lcはバス3を使
用出来ず、使用頻度が偏りてしまうという問題があった
従って1本発明は、各デバイスが均等にバス使用権を獲
得することのできるバス使用権調停方式を提供すること
を目的とする。
〔課題を解決するための手段〕
第1図は本発明の原理図である。
本発明は、第1図に示すように、複数のデバイス13〜
ICが同一のバス3に接続され、該デバイスla%lc
が骸バス3のリクエスト信号REQを発したことに応じ
て、許可信号ACKを該複数のデバイス1a〜ICで伝
達せしめ、リクエストを発しているデバイス1a〜IC
の内最初に許可信号ACKを受けたデバイスがバス使用
権を獲得するバス使用権調停方式において、該複数のデ
バイス13〜ICをリクエスト線4で接続し、該複数の
デバイス18〜IC間でスタート信号AK8Tを循環す
るスタート線6を設け、該リクエスト線4上にリクエス
ト信号REQが発生した時電二。
該スタート信号AK8Tを発しているデバイスから誼許
可信号ACKをスタートするようにした。
〔作用〕
本発明では、スタート信号を循環させ、リクエスト信号
RBQが発生した時にスタート信号を発しているデバイ
スを許可信号ACKの出発点としているので、デイジ−
チェーンの出発点が順次変ることになる。
例えば、第1図(b)のように、スタート信号をデバイ
ス1bが発している時にリクエストがあると。
デバイス1bから許可信号が出発し、デバイス1bが最
下位となり、優先順位はデバイス1c→1a→1bの順
となる。
このようにして、デイジ−チェーンの出発点を順次変え
ることにより、優先権(プライオリティ)が公平になる
ようにしている。
〔実施例〕
(a)  一実施例の説明 第2図は本発明の一実施例構成図、第3図は第2図の調
停回路の構成図である。
図中、第1図及び第6図で示したものと同一のものは同
一の記号で示してあり、5は許可信号線であり、許可信
号ACKを各デバイス18〜ICで循環させるためのも
の、10は調停回路であり。
各デバイスla%lcに設けられ、第3図にて後述する
ものである。
各デバイス1a〜ICはメモリ2にバス3で接続されて
おり、リクエスト信号*REQはリクエスト線4でやり
とりできるようになっている。
又、各デバイス13〜ICは、許可信号線5とスタート
線6とで接続され、各々許可信号ACKとスタート信号
AK8Tを循環できるよう、にしている。
更に、各デバイス1a〜1Cが使用権を獲得して発する
セレクト信号8La−8Lcはメモリ2へ通知される。
尚9図はプリンタの制御部を示し、各デバイス1a〜I
Cは、メモリ2に文字パターンを書込むCGプロセクサ
、圧縮データをメモリ2に展開する圧縮データ展開回路
、グラフデータを発生し。
メモリ2に書込むグラフデータ作成回路であり。
メモリ2はイメージメモリで9図示しない読出回路によ
り読出され、プリンタへ出力される。
次に調停回路10について第3図により説明する0 10aはリクエスト発生回路であり、内部回路からのリ
クエスト要求(メモリアクセス要求)RQ1τのONで
セットされ、オフでリセットされ。
リクエストRQAを発生するJ−にフリップ70ツブF
FIと、フリップフロップFFIのリフニス)RQAを
反転し、リクエスト線4に出力するインバータIVIと
、リクエスト要求RQIτを反転するインバータIV2
と、インバータIV2の出力と後述するセレクト信号8
Lとの論理積(A、ND)をとり、J−にフリップフロ
ップFF1のに端子に入力するアンドゲートANDIと
を有する。
10bはセレクト発生回路であり、入力許可信号ACK
 iとリクエストRQAとのアンドをとるアントゲ−)
AND2と、バスクロックCL300により動作し、ア
ンドゲートAND2の出力を保持し、′%!レクト信号
8Lを発生するD−QフリップフロップPF2とを有す
る。
10Cは許可信号制御回路であり、リクエストRQAを
反転するインバータIV4と、インバータIV4の出力
と入力許可信号ACK iとのアンドをとり、出力A2
を発するアンドグー)AND3と、リクエスト線4のリ
クエスト−%REQを反転するインバータIV5と、イ
ンバータIV5の出力と出カスタード信号AK8TOと
のアンドをとり、出力A1を発するアンドゲートAND
4と。
出力A1とA2の論理和を出力許可信号ACKOとして
出力するオアゲートORとを有する010dはスタート
信号伝達回路であり、バスクロックCL300により動
作し、入カスタード信号AK8Tiを1クロック遅らせ
て、出カスタード信号人に8TOを出力するD−Qフリ
ップフロクジFF3を有している。
第4図は本発明の一実施例タイムチャート図である。
この回路の基本的動作は、リクエスト発生回路10aに
内部回路がリクエスト要求RQI丁を発すると、第4図
(ロ)のように、フリップフロップFF1によりリクエ
ストRQAが発生し、インバータIVIを介しリクエス
ト線4にリクエスト*REQを発する。
リクエストRQAは、セレクト発生回路10bのアンド
ゲートAND2を開き、入力許可信号ACKiを待つと
ともに、許可信号制御回路10Cでアントゲ−)AND
3を閉じ、入力許可信号ACKiの伝達を阻止する。
入力許可信号ACK iが到達すると、セレクト発生回
路10bのアンドグー)AND2の出力でD−Qフリッ
プフロップFF2がセクトされ、セレクト信号8Lがメ
モリ2(第2図参照)に発せられる。
これによってバス使用権を獲得し、メモリ2をアクセス
する。
リクエスト要求RQIτが落ちると、リクエスト発生回
路10aのアンドゲートANDIによりJ−にフリップ
フロップFFIをリセットし、リクエストRQAをロー
とする。
一方、リクエスト要求RQIτを発していない場合には
、許可信号制御回路10Cのアントゲ−)AND3が開
いているので、入力許可信号ACKiが到達すると、ア
ンドゲートAND3よりオア回路ORを介し次のデバイ
スへ許可信号ACKOを伝達する。
更に、リクエスト線4のリフニス)−%RBQがローレ
ベルに落ちると、第4図(4)のように許可信号発生回
路10CのインバータIV5を介しアンドゲートAND
4を開く。
この時、スタート信号伝達回路10dのD−Qフリップ
フロップFF3がスタート信号AK8TOを発していれ
ば、アンドゲートAND4よりオアゲー)ORを介し許
可信号ACKOがスタートし、1クロック分出力される
この場合、このデバイスがリフニス)RQAを発してい
るか否かにかかわらず、許可信号ACKOがスタートし
、このデバイスは優先順位の最下位のデバイスとなる。
第5図は本発明の一実施例タイムチャート図である。
第2図において、デバイス1aの出力、即ちデバイス1
bの入力許可信号なACKb、スタート信号をAK8T
bとし、デバイス1bの出力、即ちデバイスICの入力
許可信号をACKc、スタート信号なAKSTc、デバ
イスICの出力、即ちデバイス1aの入力許可信号なA
CKa、スタート信号なAK8Taとする。
第5図において、デバイス1Cが許可信号AK8Taを
発している時点で、デバイス1aとデバイスIbがリク
エストRQa、1(Qbを発したものとする。
■ デバイスla、lbがリクエストRQa*RQbを
発したので、リクエスト線4のリフニス)信−1n−R
EQがローレベルに落ちる。
これによって、スタート信号AKSTaを発しているデ
バイスICでは、第4図(4)に示すように。
許可信号発生回路10Cのアントゲ−)AND4からA
1出力を発し、オアゲートORを介し許可信号ACKa
を出力する。
これによって、優先順位は、デバイス1a→11) −
e l (の順となる。
■ 許可信号ACKaの出力によって、第4図(ロ)の
ように、デバイス1aでは、セレクト信号発生回路10
bでセレクト信号8Laが発生し、デバイス1aにバス
使用権が与えられ、メモリ2のアクセスが可能となる。
■ 又、デバイス1aでは、リクエストRQ aにより
、許可信号発生回路10CのアンドゲートAND3を閉
じ、許可信号の伝達を阻止し、許可信号を保持する。
尚、許可信号ACKaは、1クロック分発生し。
ローレベルとなる。
■ 次のクロックで、許可信号A CK aがローレベ
ルとなるのでD−QフリップフロップFF2はリセット
され、セレクト信号8Lはローとなる0そしてこのサイ
クルでは、スタート信号が移動し、’AK8Tbが出力
されるから、デバイス1bでは、未だリフニス)RQb
を上げていれば、許可信号ACKbが発生し、セレクト
信号発生回路10bでセレクト信号SI、bが発生し、
デバイスlbにバス使用権が与えられ、メモリ2のアク
セスが可能となる。
このようにして、リクエスト発生時に、スタート信号A
K8Tを発しているデバイス1cから許可信号ACKが
スタートシ、デイジ−チェーンの優先順位がデバイス1
a−elb→ICのように決定される。
リクエスト発生時に、スタート信号AKSTをデバイス
1aが発していれば、デバイス1aから許可信号ACK
がスタートシ、優先順位はデバイス1b→IC→1aの
順となり、リクエスト発生時、スタート信号をデバイス
1bが発していれば。
デバイス1bから許可信号ACKがスタートし。
優先順位はデバイスIC→1a→1bの順となる。
このように、スタート信号を各デバイス18〜IC間で
循環し、リクエストの上った時点でのスタート信号を発
しているデバイスから許可信号を出発させることで、デ
イジ−チェーンの優先順位を循環できる。
このため、各デバイスで均等にバス使用権を獲得でき、
使用権が−のデバイスに偏って獲得され。
他のデバイスが待たされることがなく、各デバイスの並
列処理が可能となる。
(b)  他の実施例の説明 上述の実施例では、メモリのアクセスを例に説明したが
、これに限られず、他のシステムにも適用できる。
又、デバイスも3つに限らず、2つ以上であればよい。
以上本発明を実施例により説明したが9本発明は本発明
の主旨に従い種々の変形が可能であり。
本発明からこれらを排除するものではない。
〔発明の効果〕
以上説明した様に2本発明によれば。
■ 各デバイス間でスタート信号を循環し、リクエスト
信号が発生した時点でスタート信号を発生しているデバ
イスから許可信号をスタートしているので、デイジ−チ
ェーンの優先順位を順次変えることができ、優先権が各
デバイスに均等菟二なるという効果を奏し、−のデバイ
スに優先権が偏より、他のデバイスが待たされ続けるこ
とがなく。
各デバイスの並列処理が可能となる。
■ 又、基本的にデイジ−チェーン方式のため。
デイジ−チェーンの有する拡張性を保持できるという効
果を奏し、デバイスの数にかかわらず同一の制御で実現
できる。
図中、la、lb、IC・・・デバイス。
3・・・バス。
4・・・リクエスト線。
6・・・スタート線。

Claims (1)

  1. 【特許請求の範囲】 複数のデバイス(1a〜1c)が同一のバス(3)に接
    続され、 該デバイス(1a〜1c)が該バス(3)のリクエスト
    信号(RBQ)を発したことに応じて、許可信号(AC
    K)を該複数のデバイス(1a〜1c)で伝達せしめ、
    リクエストを発しているデバイス(1a〜1c)の内最
    初に許可信号(ACK)を受けたデバイスがバス使用権
    を獲得するバス使用権調停方式において、 該複数のデバイス(1a〜1c)をリクエスト線(4)
    で接続し、 該複数のデバイス(1a〜1c)間でスタート信号(A
    KST)を循環するスタート線(6)を設け、該リクエ
    スト線(4)上にリクエスト信号(REQ)が発生した
    時に、該スタート信号(AKST)を発しているデバイ
    スから該許可信号(ACK)をスタートするようにした
    ことを 特徴とするバス使用権調停方式。
JP34246489A 1989-12-28 1989-12-28 バス使用権調停方式 Pending JPH03201155A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34246489A JPH03201155A (ja) 1989-12-28 1989-12-28 バス使用権調停方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34246489A JPH03201155A (ja) 1989-12-28 1989-12-28 バス使用権調停方式

Publications (1)

Publication Number Publication Date
JPH03201155A true JPH03201155A (ja) 1991-09-03

Family

ID=18353943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34246489A Pending JPH03201155A (ja) 1989-12-28 1989-12-28 バス使用権調停方式

Country Status (1)

Country Link
JP (1) JPH03201155A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0689261A (ja) * 1992-09-07 1994-03-29 Sasaki Denki Seisakusho:Kk 表示システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0689261A (ja) * 1992-09-07 1994-03-29 Sasaki Denki Seisakusho:Kk 表示システム

Similar Documents

Publication Publication Date Title
RU2110838C1 (ru) Устройство для оптимизации организации доступа к общей шине во время передачи данных с прямым доступом к памяти
US4594657A (en) Semaphore for memory shared by two asynchronous microcomputers
US5717873A (en) Deadlock avoidance mechanism and method for multiple bus topology
JP2005258867A (ja) リソース管理装置
JPH0773137A (ja) 多レベル・バス・アービトレーションのための方法、アダプタおよびシステム
US5463740A (en) Data control device generating different types of bus requests and transmitting requests directly to one of a number of arbiters for obtaining access to a respective bus
JP4560498B2 (ja) 共有メモリ装置のための仲裁スキーム
JP4902640B2 (ja) 集積回路、及び集積回路システム
JPH03201155A (ja) バス使用権調停方式
JP2004246862A (ja) リソース管理装置
US5446847A (en) Programmable system bus priority network
JP2006345011A (ja) 通信装置
EP0130471A2 (en) Interface controller for connecting multiple asynchronous buses and data processing system including such controller
KR100441996B1 (ko) 직접 메모리 액세스 제어기 및 제어 방법
JPH02281356A (ja) 共有メモリ装置
KR100188004B1 (ko) 동적 메모리 장치를 구비한 시스템의 버스 중재방법 및 회로
JP2002271350A (ja) データ処理システム及び共通バスアクセス方法
JP2848082B2 (ja) Dmaバス調停方式
JPH0560625B2 (ja)
JPH06266657A (ja) 情報処理装置
KR950001232B1 (ko) Map 네트워크 접속기에서의 버스 중재회로
JP2001318906A (ja) マルチプロセッサ装置
JPH04545A (ja) 通信制御回路
JPS60169969A (ja) マルチプロセツサシステム
JP2005157929A (ja) 半導体装置