JPH02244330A - マイクロ制御処理装置のパイプライン化方式 - Google Patents
マイクロ制御処理装置のパイプライン化方式Info
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- JPH02244330A JPH02244330A JP6723689A JP6723689A JPH02244330A JP H02244330 A JPH02244330 A JP H02244330A JP 6723689 A JP6723689 A JP 6723689A JP 6723689 A JP6723689 A JP 6723689A JP H02244330 A JPH02244330 A JP H02244330A
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- Japan
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- condition
- processing
- sequence
- microcontrol
- gate
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 14
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
マイクロ制御により動作するマイクロ制御処理装置のパ
イプライン化方式に関し、 マイクロ制御処理に要する時間を短縮することを目的と
し、 マイクロ制御のシーケンスが複数組格納された制御記憶
部と、該制御記憶部から読出されたマイクロデータを保
持するＣＯＰレジスタと、該ＣＯＰレジスタからのテス
トフィールド信号及び条件１を受けて制御記憶部に格納
されているシーケンスの分岐条件を決定するテスト制御
部と、前記ＣＯＰレジスタの出力を受けるゲート回路と
、条件２を受けて該ゲート回路にゲート制御信号を与え
る付加制御部とにより構成され、ゲート回路の出力でハ
ードウェア回路を動作させるように構成する。
イプライン化方式に関し、 マイクロ制御処理に要する時間を短縮することを目的と
し、 マイクロ制御のシーケンスが複数組格納された制御記憶
部と、該制御記憶部から読出されたマイクロデータを保
持するＣＯＰレジスタと、該ＣＯＰレジスタからのテス
トフィールド信号及び条件１を受けて制御記憶部に格納
されているシーケンスの分岐条件を決定するテスト制御
部と、前記ＣＯＰレジスタの出力を受けるゲート回路と
、条件２を受けて該ゲート回路にゲート制御信号を与え
る付加制御部とにより構成され、ゲート回路の出力でハ
ードウェア回路を動作させるように構成する。
［産業上の利用分野］
本発明はマイクロ制御により動作するマイクロ制御処理
装置のパイプライン化方式に関し、更に詳しくは次処理
を決定するテストでの同時テスト可能項目数１芳岐可能
数に制限があるマイクロ制御処理装置のパイプライン化
方式に関する。
装置のパイプライン化方式に関し、更に詳しくは次処理
を決定するテストでの同時テスト可能項目数１芳岐可能
数に制限があるマイクロ制御処理装置のパイプライン化
方式に関する。
［従来の技術］
マイクロ制御を用いたマイクロ制御処理装置の動作シー
ケンスを示すと、第５図に示すようなものとなる。図に
おいて、Ａ、Ｂ、Ｃ，Ｄは処理項目、ａ、ｂ、ｃ、ｄは
各処理項目に対応した分岐条件である。つまり、従来の
マイクロ制御シーケンスは、各処理及び分岐条件のテス
トを逐次処理していく方式をとっていた。第６図は逐次
処理の順序を示す図である。図に示すようにＡ−Ｂ−Ｃ
−Ｄ→Ａ・・・という順序となっている。
ケンスを示すと、第５図に示すようなものとなる。図に
おいて、Ａ、Ｂ、Ｃ，Ｄは処理項目、ａ、ｂ、ｃ、ｄは
各処理項目に対応した分岐条件である。つまり、従来の
マイクロ制御シーケンスは、各処理及び分岐条件のテス
トを逐次処理していく方式をとっていた。第６図は逐次
処理の順序を示す図である。図に示すようにＡ−Ｂ−Ｃ
−Ｄ→Ａ・・・という順序となっている。
［発明が解決しようとする課題］
従来の方式では、分岐可能数（例えば第５図の場合は２
ＷＡ Ｙ）を越える現象全てを次の処理に反映できな
いため、その処理も第５図に示すように逐次的な処理と
せざるを得ず、処理装置が持っている各種レジスタ、演
算装置等の資源を最大限に活用できなかった。しかしな
がら、特定用途のために前記処理装置が使用される場合
等においては、使用者のニーズの変化によって上述した
処理ケースの頻度が増し、処理装置の性能を左右する場
合、処理時間を短縮する必要があった。
ＷＡ Ｙ）を越える現象全てを次の処理に反映できな
いため、その処理も第５図に示すように逐次的な処理と
せざるを得ず、処理装置が持っている各種レジスタ、演
算装置等の資源を最大限に活用できなかった。しかしな
がら、特定用途のために前記処理装置が使用される場合
等においては、使用者のニーズの変化によって上述した
処理ケースの頻度が増し、処理装置の性能を左右する場
合、処理時間を短縮する必要があった。
本発明はこのような課題に鑑みてなされたものであって
、マイクロ制御処理に要する時間を短縮することができ
るマイクロ制御処理装置のパイプライン化方式を提供す
ることを目的としている。
、マイクロ制御処理に要する時間を短縮することができ
るマイクロ制御処理装置のパイプライン化方式を提供す
ることを目的としている。
［課題を解決するための手段］
第１図は本発明方式の原理ブロック図である。
図において、１はマイクロ制御のシーケンスが複数組格
納された制御記憶部（Ｃｏｎｔｒｌ Ｓｔｏｒａｇｅ
）、２は該制御記憶部１から読出されたマイクロデータ
を保持するＣＯＰレジスタ、３は該ＣＯＰレジスタ２か
らのテストフィールド信号及び条件１を受けて制御記憶
部１に格納されているシーケンスの分岐条件を決定する
テスト制御部、４は前記ＣＯＰレジスタ２の出力を受け
るゲート回路、５は条件２を受けて該ゲート回路４にゲ
ート制御信号を与える付加制御部である。図では、ゲー
ト回路の出力としてｘ、ｙ、ｚの３個を示しているが３
個に限るものではなく、任意の数であってよい。
納された制御記憶部（Ｃｏｎｔｒｌ Ｓｔｏｒａｇｅ
）、２は該制御記憶部１から読出されたマイクロデータ
を保持するＣＯＰレジスタ、３は該ＣＯＰレジスタ２か
らのテストフィールド信号及び条件１を受けて制御記憶
部１に格納されているシーケンスの分岐条件を決定する
テスト制御部、４は前記ＣＯＰレジスタ２の出力を受け
るゲート回路、５は条件２を受けて該ゲート回路４にゲ
ート制御信号を与える付加制御部である。図では、ゲー
ト回路の出力としてｘ、ｙ、ｚの３個を示しているが３
個に限るものではなく、任意の数であってよい。
［作用］
シーケンスの大きな条件は条件１でセレクトし、小さな
条件は条件２でセレクトして、その結果をゲート回路４
に入力する。この結果、シーケンスの大きい条件は条件
１で決まり、小さな条件は条件２で種々に変化する。そ
の変化の結果はマイクロデータｘ、ｙ、ｚとしてハード
回路（図示せず）を作動させる。このようにして、本発
明によれば、付加制御部５で同時にテスト不可能な現象
による論理を組み合わせ、その出力信号でゲート回路４
によりマイクロ制御信号であるＣＯＰレジスタ２出力を
加工することにより、従来逐次的に行っていた処理をパ
イプライン化し、高速化を図ることができる。
条件は条件２でセレクトして、その結果をゲート回路４
に入力する。この結果、シーケンスの大きい条件は条件
１で決まり、小さな条件は条件２で種々に変化する。そ
の変化の結果はマイクロデータｘ、ｙ、ｚとしてハード
回路（図示せず）を作動させる。このようにして、本発
明によれば、付加制御部５で同時にテスト不可能な現象
による論理を組み合わせ、その出力信号でゲート回路４
によりマイクロ制御信号であるＣＯＰレジスタ２出力を
加工することにより、従来逐次的に行っていた処理をパ
イプライン化し、高速化を図ることができる。
第２図は本発明の作用説明図であり、マイクロ制御フロ
ーを表わす。第７図に示すように各処理及び分岐条件の
テストを逐次処理していたのをＡ。
ーを表わす。第７図に示すように各処理及び分岐条件の
テストを逐次処理していたのをＡ。
Ｂ、Ｃ，Ｄ全ての処理項目を同時処理するようにしてい
る。第３図はパイプライン化処理の概念図である。Ａ−
Ｄの処理項目を経時的にパイプライン処理している様子
が分かる。
る。第３図はパイプライン化処理の概念図である。Ａ−
Ｄの処理項目を経時的にパイプライン処理している様子
が分かる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第４図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、ｌａ、ｌｂはマイクロ命令のシーケンスが格
納された制御記憶部で、具体的にはＲＡＭで構成されて
いる。制御記憶部１ａ、ｌｂに格納されているシーケン
スは当然に異なっている。１０はこれら制御記憶部１ａ
、ｌｂにアドレスを与えるアドレス発生部である。
。第１図と同一のものは、同一の符号を付して示す。図
において、ｌａ、ｌｂはマイクロ命令のシーケンスが格
納された制御記憶部で、具体的にはＲＡＭで構成されて
いる。制御記憶部１ａ、ｌｂに格納されているシーケン
スは当然に異なっている。１０はこれら制御記憶部１ａ
、ｌｂにアドレスを与えるアドレス発生部である。
２ａ、２ｂはそれぞれ対応する制御記憶部１ａ。
１ｂから読出されたマイクロデータを保持するＣＯＰレ
ジスタ、１１はこれらＣＯＰレジスタ２ａ。
ジスタ、１１はこれらＣＯＰレジスタ２ａ。
２ｂの出力を受け、いずれか一方をセレクトして出力す
るマルチプレクサである。このマルチプレクサ１１の切
換え制御は、条件１としての条件ｄ及びマルチプレクサ
１１からのテストフィールドを受けてこれら条件に応じ
て出力されるテスト制御部３の出力により行われる。
るマルチプレクサである。このマルチプレクサ１１の切
換え制御は、条件１としての条件ｄ及びマルチプレクサ
１１からのテストフィールドを受けてこれら条件に応じ
て出力されるテスト制御部３の出力により行われる。
４ａはマルチプレクサ１１の１つの出力をその一方の入
力に、他方の入力に付加制御部５の出力を受けるアンド
ゲート、４ｂはマルチプレクサ１１の他の１つの入力を
その一方の入力に、付加制御部５の他の出力を他方の人
力に受けるオアゲートである。これらゲート４ａ、４ｂ
の出力及びマルチプレクサ１１の残りの出力はハードウ
ェア回路１２を作動させるための信号としてハードウェ
ア回路１２に与えられる。なお、付加制御部５は条件２
としてのａ、 ｂ、 ｃ信号を受けて２個の付加制
御信号を出力する。同図のゲート４ａ、４ｂは、第１図
のゲート回路４に相当している。このように構成された
回路の動作を説明すれば、以下のとおりである。
力に、他方の入力に付加制御部５の出力を受けるアンド
ゲート、４ｂはマルチプレクサ１１の他の１つの入力を
その一方の入力に、付加制御部５の他の出力を他方の人
力に受けるオアゲートである。これらゲート４ａ、４ｂ
の出力及びマルチプレクサ１１の残りの出力はハードウ
ェア回路１２を作動させるための信号としてハードウェ
ア回路１２に与えられる。なお、付加制御部５は条件２
としてのａ、 ｂ、 ｃ信号を受けて２個の付加制
御信号を出力する。同図のゲート４ａ、４ｂは、第１図
のゲート回路４に相当している。このように構成された
回路の動作を説明すれば、以下のとおりである。
アドレス発生部１０からクロックに同期して更新される
アドレスが制御記憶部１ａ、ｌｂに与えられると、これ
ら制御記憶部１ａ、ｌｂは対応する番地に格納されてい
るマイクロデータを出力する。これらマイクロデータは
、マルチプレクサ１１に入る。一方、ｃｏｐレジスタ２
ａ、２ｂにはテスト項目の種類を示すテストフィールド
データが入っており、マルチプレクサ１１にはこのテス
トフィールドデータも入力される。そして、マルチプレ
クサ１１からのテストフィールド信号はテスト制御部３
に入ってデコードされる。
アドレスが制御記憶部１ａ、ｌｂに与えられると、これ
ら制御記憶部１ａ、ｌｂは対応する番地に格納されてい
るマイクロデータを出力する。これらマイクロデータは
、マルチプレクサ１１に入る。一方、ｃｏｐレジスタ２
ａ、２ｂにはテスト項目の種類を示すテストフィールド
データが入っており、マルチプレクサ１１にはこのテス
トフィールドデータも入力される。そして、マルチプレ
クサ１１からのテストフィールド信号はテスト制御部３
に入ってデコードされる。
デコードの結果、テスト項目の種類が認識できたら、テ
スト制御部３は条件ｄによりマルチプレクサ１１に切換
え信号を与えて必要とするＣＯＰレジスタをセレクトす
る。この結果、ＣＯＰレジスタ２ａ、２ｂの何れか一方
がセレクトされ、そのＣＯＰレジスタに格納されている
マイクロデータが順次マルチプレクサ１１から出力され
る。
スト制御部３は条件ｄによりマルチプレクサ１１に切換
え信号を与えて必要とするＣＯＰレジスタをセレクトす
る。この結果、ＣＯＰレジスタ２ａ、２ｂの何れか一方
がセレクトされ、そのＣＯＰレジスタに格納されている
マイクロデータが順次マルチプレクサ１１から出力され
る。
以上のようにしてシーケンスの大まかな部分が決定され
る。一方、付加制御部５は条件ａ、ｂ。
る。一方、付加制御部５は条件ａ、ｂ。
Ｃを受けてその条件に応じた信号を出力してアンドゲー
ト４ａ及びオアゲート４ｂに入力する。その結果、これ
らゲート及びマルチプレクサ１１の出力ｘ、ｙ、ｚはハ
ードウェア回路１２に作動してハードウェア回路１２を
動作させる。
ト４ａ及びオアゲート４ｂに入力する。その結果、これ
らゲート及びマルチプレクサ１１の出力ｘ、ｙ、ｚはハ
ードウェア回路１２に作動してハードウェア回路１２を
動作させる。
そして、この出力ｘ、ｙ、ｚはシステムを作動させてい
るクロック（図示せず）により刻々と変化し、パイプラ
イン動作を行う。つまり、本発明はシーケンスの大きな
条件は条件１のｄで決定し、シーケンスの小さな条件は
条件２のａ、ｂ、ｃで決定する。このようにして、本発
明によればその処理シーケンスがあまり違わない複数個
のシーケンスを付加制御部５とゲート回路を設けること
により、パイプライン化を実現することができ、処理の
高速化を図ることができる。本発明によれば、複数個の
テスト項目及び処理をパイプライン化することにより、
その処理速度を向上させることができる。
るクロック（図示せず）により刻々と変化し、パイプラ
イン動作を行う。つまり、本発明はシーケンスの大きな
条件は条件１のｄで決定し、シーケンスの小さな条件は
条件２のａ、ｂ、ｃで決定する。このようにして、本発
明によればその処理シーケンスがあまり違わない複数個
のシーケンスを付加制御部５とゲート回路を設けること
により、パイプライン化を実現することができ、処理の
高速化を図ることができる。本発明によれば、複数個の
テスト項目及び処理をパイプライン化することにより、
その処理速度を向上させることができる。
上述の説明では、テスト制御部３に与えられる条件とし
てｄの１個を、付加制御部５に与えられる条件としてａ
、ｂ、ｃの３個をそれぞれ与えた場合を例にとったが、
本発明はこれに限るものではなく、それぞれに対して任
意の数の条件を与えることができる。また、ハードウェ
ア回路１２を動作させる信号としてｘ、ｙ、ｚの３個を
設けた場合について説明したが、本発明はこれに限るも
のではなく、任意の数の信号を設けることができる。更
に制御記憶部も２個に限るものではなく任意の数だけ設
けることができる。
てｄの１個を、付加制御部５に与えられる条件としてａ
、ｂ、ｃの３個をそれぞれ与えた場合を例にとったが、
本発明はこれに限るものではなく、それぞれに対して任
意の数の条件を与えることができる。また、ハードウェ
ア回路１２を動作させる信号としてｘ、ｙ、ｚの３個を
設けた場合について説明したが、本発明はこれに限るも
のではなく、任意の数の信号を設けることができる。更
に制御記憶部も２個に限るものではなく任意の数だけ設
けることができる。
［発明の効果］
以上、詳細に説明したように、本発明によれば先ず大ま
かなシーケンスを第１の条件により決定しておき、小さ
な条件は付加制御部から第２の条件としてゲートへの入
力信号として与えることにより、ハードウェアを動作さ
せるための信号をパイブライン方式で与えることができ
、処理の高速化を図ることができる。
かなシーケンスを第１の条件により決定しておき、小さ
な条件は付加制御部から第２の条件としてゲートへの入
力信号として与えることにより、ハードウェアを動作さ
せるための信号をパイブライン方式で与えることができ
、処理の高速化を図ることができる。
第１図は本発明方式の原理ブロック図、第２図は本発明
の作用説明図、 第３図はバイブライン化処理の概念図、第４図は本発明
の一実施例を示す構成ブロック図、 第５図は従来方式によるマイクロ制御のシーケンス例を
示す図（１）、 第６図は逐次処理の順序を示す図、 第７図は従来方式によるマイクロ制御のシーケンス例を
示す図（２）である。 第１図において、 １は制御記憶部、 ２はＣＯＰレジスタ、 ３はテスト制御部、 ４はゲート回路、 ５は付加制御部である。 本発明の作用説明図 第２図 一→時間 バイブライン化処理ａ概念囚 第３図 ＹＺ 畠カ 本発明方式〇原理ブロック図 第１ 図 従来７５式によるマイクロ制御の７ 第５図 ケンス例を示す図（１） 逐次処理の順序を示す圓 第６図
の作用説明図、 第３図はバイブライン化処理の概念図、第４図は本発明
の一実施例を示す構成ブロック図、 第５図は従来方式によるマイクロ制御のシーケンス例を
示す図（１）、 第６図は逐次処理の順序を示す図、 第７図は従来方式によるマイクロ制御のシーケンス例を
示す図（２）である。 第１図において、 １は制御記憶部、 ２はＣＯＰレジスタ、 ３はテスト制御部、 ４はゲート回路、 ５は付加制御部である。 本発明の作用説明図 第２図 一→時間 バイブライン化処理ａ概念囚 第３図 ＹＺ 畠カ 本発明方式〇原理ブロック図 第１ 図 従来７５式によるマイクロ制御の７ 第５図 ケンス例を示す図（１） 逐次処理の順序を示す圓 第６図
Claims (1)
- 【特許請求の範囲】 マイクロ制御のシーケンスが複数組格納された制御記憶
部（１）と、 該制御記憶部（１）から読出されたマイクロデータを保
持するＣＯＰレジスタ（２）と、 該ＣＯＰレジスタ（２）からのテストフィールド信号及
び条件１を受けて制御記憶部（１）に格納されているシ
ーケンスの分岐条件を決定するテスト制御部（３）と、 前記ＣＯＰレジスタ（２）の出力を受けるゲート回路（
４）と、 条件２を受けて該ゲート回路（４）にゲート制御信号を
与える付加制御部（５）とにより構成され、 ゲート回路（４）の出力でハードウェア回路を動作させ
るように構成したマイクロ制御処理装置のパイプライン
化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6723689A JPH02244330A (ja) | 1989-03-17 | 1989-03-17 | マイクロ制御処理装置のパイプライン化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6723689A JPH02244330A (ja) | 1989-03-17 | 1989-03-17 | マイクロ制御処理装置のパイプライン化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244330A true JPH02244330A (ja) | 1990-09-28 |
Family
ID=13339081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6723689A Pending JPH02244330A (ja) | 1989-03-17 | 1989-03-17 | マイクロ制御処理装置のパイプライン化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244330A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62267827A (ja) * | 1986-05-15 | 1987-11-20 | Fujitsu Ltd | ブランチ条件選択方式 |
| JPS6379136A (ja) * | 1986-09-22 | 1988-04-09 | Nec Corp | マイクロプログラム制御装置 |
-
1989
- 1989-03-17 JP JP6723689A patent/JPH02244330A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62267827A (ja) * | 1986-05-15 | 1987-11-20 | Fujitsu Ltd | ブランチ条件選択方式 |
| JPS6379136A (ja) * | 1986-09-22 | 1988-04-09 | Nec Corp | マイクロプログラム制御装置 |
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