JPH05342174A

JPH05342174A - 階層的同期制御装置

Info

Publication number: JPH05342174A
Application number: JP4149153A
Authority: JP
Inventors: Shintaro Shimogoori; 慎太郎下郡; Fumiyasu Hirose; 文保広瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-09
Filing date: 1992-06-09
Publication date: 1993-12-24
Anticipated expiration: 2016-08-27
Also published as: JP3202326B2

Abstract

(57)【要約】【目的】複数個のプロセッサを並列動作させる際の同期
制御方式に関し、複数個のプロセッサをさまざまな組み
合わせに分割し、並列処理システムの構成を柔軟に変更
するために必要な同期制御のための装置を提供すること
を目的とする。【構成】階層的に設置するための回路であって、少なく
とも一つの同期信号を入力すると共に、各入力信号に対
して所定の演算を行なう手段と、その演算結果を、少な
くとも一つの同期信号として出力する手段とを持つ同期
基本回路を設けることにより構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のプロセッサを
並列動作させる際の同期制御方式に関する。並列処理装
置においては、全プロセッサがある処理を終了したり、
ある状態に達したりしたときに、全プロセッサにそのタ
イミングを知らせ、同期をとる必要がある。

【０００２】また、並列処理装置が、全プロセッサの同
期のみではなく、一部のプロセッサ間の同期もとれるよ
うな柔軟な構成をとることが可能であれば、分散処理に
より、非常に複雑な処理であっても効率良く実行できる
ようになる。

【０００３】

【従来の技術】従来は、図８又は図９に示すように、全
プロセッサが出力する同期信号の論理積や論理和などの
演算結果を、全プロセッサに返すことで同期をとってい
た。図８に示すものは、ｎ個のプロセッサ８０〜８２が
出力するｎ個の同期信号が、全て有為な信号となったと
きに、論理積回路８３が、ｎ個のプロセッサ８０〜８２
に対して、そのタイミングを知らせる同期信号を返すも
のである。

【０００４】また、図９に示すものは、いずれか一のプ
ロセッサの内部状態が、ある有為な状態になったとき
に、抵抗９３に電流が流れることを利用したもので、そ
のとき、ｎ個のプロセッサ９０〜９２は、全て等しく”
Ｌ”の同期信号を受け取る。なお、通常は、ｎ個のプロ
セッサ９０〜９２は、”Ｈ”の信号を受けている。

【０００５】

【発明が解決しようとする課題】上述した従来の方式で
は、全体での同期はとれるものの、一部のプロセッサの
みでの同期をとることは難しい。たとえ、ハード的に一
部のプロセッサのみでの同期をとれるようにしても、そ
の組み合わせを実行の際に変更することはやはり難し
く、柔軟性に乏しいという問題点がある。当然、一個の
システムを、複数のユーザで使用することも不可能であ
る。

【０００６】本発明は、このような従来の問題点に鑑み
て為されたものであり、並列処理システムが具備する複
数個のプロセッサをさまざまな組み合わせに分割し、そ
の構成を柔軟に変更するために必要な同期制御のための
装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段にて達成さ
れる。

【０００８】すなわち、請求項１の発明は、少なくとも
二つのプロセッサを擁し、その一のプロセッサは、他の
プロセッサが出力する同期信号に基いて、また、前記他
のプロセッサは、前記一のプロセッサが出力する同期信
号に基いて、処理を進めるよう構成された並列処理シス
テムにおいて、階層的に設置するための回路であって、
少なくとも一つの同期信号を入力すると共に、各入力信
号に対して所定の演算を行なう手段と、その演算結果
を、少なくとも一つの同期信号として出力する手段とを
持つ同期基本回路を設ける階層的同期制御装置である。

【０００９】また、請求項２の発明は、下位の同期基本
回路は、上位に置かれた同期基本回路が出力する同期信
号と、互いに関連のある処理を進める一個以上のプロセ
ッサがそれぞれ出力する同期信号、又はより下位に置か
れた一個以上の同期基本回路がそれぞれ出力する同期信
号とを入力すると共に、前記上位に置かれた同期基本回
路に対して、及び前記一個以上のプロセッサ、又は前記
一個以上の同期基本回路に対して同期信号を出力し、上
位の同期基本回路は、下位に置かれた一個以上の同期基
本回路がそれぞれ出力する同期信号と、より上位に置か
れた同期基本回路が出力する同期信号、又は自身が出力
する同期信号とを入力すると共に、前記一個以上の同期
基本回路に対して、及び前記より上位に置かれた同期基
本回路、又は自身に対して同期信号を出力する、階層的
構成をとる複数個の同期基本回路を具備する階層的同期
制御装置である。

【００１０】また、請求項３の発明は、ｎ個の入力信号
に対してｋとおりの所定の演算を行ない、ｋとおりの演
算結果を出力する手段と、ｋとおりの演算結果の中か
ら、一の演算結果を選択し、ｎ個の同期信号を出力する
手段とを有する同期基本回路を設ける階層的同期制御装
置である。

【００１１】また、請求項４の発明は、ｍ本で構成する
ｎ個の同期信号を入力すると共に、ｎ個の入力信号に対
してｋとおりの所定の演算を行ない、ｋとおりの演算結
果を出力するｍ種類の演算手段と、一の種類の演算手段
が出力するｋとおりの演算結果の中から、一の演算結果
を選択し、ｎ個の同期信号を出力するｍ種類の選択手段
とを有する同期基本回路を設ける階層的同期制御装置で
ある。

【００１２】また、請求項５の発明は、多重化されたｎ
個の同期信号を入力すると共に、各入力信号をデコード
し、ｍ本で構成するｎ個の同期信号として出力する手段
と、前記ｍ種類の選択手段が出力するｍ本で構成するｎ
個の同期信号をエンコードし、多重化したｎ個の同期信
号として出力する手段とを具備する同期基本回路を設け
る階層的同期制御装置である。

【００１３】また、請求項６の発明は、前記ｍ種類の選
択手段が出力するｍ本で構成するｎ個の同期信号を入力
し、ｍ本で構成するｎ個の同期信号を出力する基本回路
であって、ｍ本の信号を入力し、ｊとおりの演算結果を
出力する第二の演算手段と、ｊとおりの演算結果の中か
ら、一の演算結果を選択し、ｍ本の信号を出力する第二
の選択手段とで構成するｎ種類の回路を具備する第二の
基本回路を設ける階層的同期制御装置である。

【００１４】また、請求項７の発明は、多重化されたｎ
個の同期信号を入力すると共に、各入力信号をデコード
し、ｍ本で構成するｎ個の同期信号として出力する手段
と、前記第二の基本回路が出力するｍ本で構成するｎ個
の同期信号をエンコードし、多重化したｎ個の同期信号
として出力する手段とを具備する請求項６記載の階層的
同期制御装置である。

【００１５】

【作用】本発明では、演算器・セレクタなどを組み合わ
せた回路を基本構造とし、それを階層的に接続すること
で、柔軟な同期をとることを可能にしている。セレクタ
を用いていることと、階層的に構成していることによ
り、一部のプロセッサのみでの同期をとることも容易に
なる。

【００１６】また、セレクタの制御をプログラマブルに
することで、同期をとるプロセッサの組み合わせを自由
に変更することができるようになる。さらに、階層的な
構成により、１本の信号をプロセッサによって異なる信
号として扱うことが可能となり、１個のシステムを複数
のユーザで使用することもできるようになる。

【００１７】

【実施例】図１に、本発明の基本となる階層的構成の一
例を示す。当実施例では、 "ｎ＋１" 本の入力と、 "ｎ
＋１" 本の出力とを持った同期基本回路８〜１０を、ｎ
個以下ずつ階層的に接続する。各々の同期基本回路８〜
１０の "１〜ｎ" までの入力には、プロセッサ１〜７、
若しくは下のレベルの同期基本回路の出力を接続し、 "
ｎ＋１" 番目の入力には、上のレベルの同期基本回路の
出力を接続する。

【００１８】同期基本回路８〜１０の出力側に関して
は、各々が有するセレクタ１４〜１６を用いて、 "１〜
ｎ" までの出力はプロセッサ１〜７、若しくは下のレベ
ルの同期基本回路の入力に返してやり、 "ｎ＋１" 番目
の出力は、上のレベルの同期基本回路の入力として与え
る。

【００１９】なお、上のレベルの同期基本回路からもら
う同期信号や、上のレベルの同期基本回路へ出力する信
号は必ずしも１本である必要はなく、全体で信号を受け
渡しできる手段が、何らかの形で与えられていればよ
い。

【００２０】全体で同期をとるときは、数個のプロセッ
サが出力する同期信号の論理積などをとる演算器１１，
１２による演算結果を、最下位の同期基本回路８，９の
"ｎ＋１" 番目の出力から取り出し、上位の同期基本回
路に与える。これを受ける上位の同期基本回路は、数個
の下位の同期基本回路が出力する同期信号の論理積など
をとり、これをさらに上位の同期基本回路へ出力する。

【００２１】このようにして最上位の同期基本回路１０
で集められた信号（これは、例えば、全プロセッサの出
力信号の論理積をとったものとなっている）を、演算器
１３で演算してから、自らの入力に返す。最上位の同期
基本回路１０は、自らが送出したこの同期信号を、セレ
クタ１６により選択し、さらに下位の同期基本回路に返
す。

【００２２】この信号を受け取る下位の同期基本回路
は、最上位の同期基本回路１０から返された同期信号
を、やはりセレクタを用いて選択し、さらに下位の同期
基本回路に返す。このようにして、最終的に、同期基本
回路全体で演算を行なった結果得られた同期信号が、全
プロセッサに返されることになる。

【００２３】一方、部分的に同期をとる場合には、同期
基本回路に集まった信号を、上位の同期基本回路に出力
せず、演算をした結果を、下位の同期基本回路又はプロ
セッサに返すようにセレクタを設定すればよい。

【００２４】続いて、上述のごとく階層的な構成をとる
ことにより、同期制御を行なうことができる同期基本回
路の実施例について説明する。図２に、その第一の実施
例を示す。この同期基本回路は、１ビットのレジスタ２
４を持っており、その値を適当に設定することにより、
論理積回路２１の出力又は論理和回路２２の出力のいず
れかをセレクタ２３により選べるようになっている。

【００２５】この第一の実施例では、全てのプロセッサ
が、同一の値を与えられることになるので、従来技術に
よる方式と同じように、一部のプロセッサのみでの同期
をとることは難しい。しかし、論理和をとった結果の論
理積をとるというような設定が可能である。

【００２６】図３に、第二の実施例を示す。この同期基
本回路は、 "１〜ｎ" までの入力に対しては、全体の論
理積、２入力ずつの論理和、３入力ずつの論理積などの
論理演算を行ない、ｋとおりの出力を得ることができる
論理演算器３１を具備する。セレクタ３２〜３５は、メ
モリ３６の値に従って、ｋとおりの演算結果のうち一の
結果を取り出して出力する。

【００２７】なお、論理演算器３１、セレクタ３２〜３
５の順序は、図示する例とは逆にしても同様な結果を得
ることができる。マスク演算と演算器を組み合わせても
同様である。また、この実施例では、メモリ３６により
セレクタ３２〜３５の動作を制御している。

【００２８】しかし、この制御手段は、メモリに限ら
ず、レジスタなど値を保持できるものなら何でもよく、
また柔軟性が乏しくなるが、メモリ等を用いないでハー
ド的に固定にしてしまってもかまわない。

【００２９】図４に、第三の実施例を示す。第三の実施
例において、同期基本回路の各入力は、ｍビットの信号
線で構成している。この場合、各入力から１ビットを選
択すると、 "ｎ＋１" 本の入力を得ることができる。そ
して、この "ｎ＋１" 本の入力は、ｍ種類得ることがで
きる。

【００３０】第二の実施例で示した場合と同じように、
論理演算器４１と、メモリ４６の制御を受けるセレクタ
４２〜４５とを組み合わせることによって、 "ｎ＋１"
本の入力から、 "ｎ＋１" 本の出力を得ることができ
る。第三の実施例では、このような "ｎ＋１" 本の入力
から、 "ｎ＋１" 本の出力を得ることができるユニット
回路４７〜４９をｍ種類設けることで、ｍビットの信号
線で構成する "ｎ＋１"本の出力を得ている。

【００３１】図５に、第四の実施例を示す。この同期基
本回路では、デコーダ５１０〜５１３を用いて、ｍビッ
トの信号が多重化された "ｎ＋１" 本の入力信号をデコ
ードして、ｍビットの信号線で構成する "ｎ＋１" 本の
入力を作成する。この入力は、請求項３の実施例と同様
に、論理演算器５０１と、メモリ５０６による制御を受
けるセレクタ５０２〜５０５とを有するｍ種類のユニッ
ト回路５０７〜５０９で処理する。

【００３２】各ユニット回路５０７〜５０９が出力する
"ｎ＋１" 本の出力は、 "ｎ＋１"個のエンコーダ５１
４〜５１７によって、ｍ本の信号を単位に多重化し、出
力する。このようにすることで、プロセッサが有する入
出力の信号線の本数よりも多くの、独立した情報を扱う
ことができる。

【００３３】図６に、第五の実施例を示す。この同期基
本回路では、図４に示した第三の実施例の場合と同じ
く、論理演算回路６０１と、メモリ６０６の内容によっ
て制御されるセレクタ６０２〜６０５とを有するユニッ
ト回路６０７〜６０９をｍ種類具備している。これによ
り、ｍビットの信号線で構成する "ｎ＋１" 本の入力か
ら、ｍビットの信号線で構成する "ｎ＋１" 本の出力を
得ることができる。

【００３４】ここで得たｍビットの信号線で構成する "
ｎ＋１" 本の出力は、演算器６１４〜６１７と、メモリ
６３０の制御を受けるセレクタ６１８〜６２９とを有
し、ｍ本の入力からｍ本の出力を得る "ｎ＋１" 個のユ
ニット回路６１０〜６１３によって処理される。

【００３５】これにより一層柔軟な同期制御が可能とな
る。なお、 "ｎ＋１" 本の入出力を行なうユニット回路
６０７〜６０９と、ｍ本の入出力を行なうユニット回路
６１０〜６１３の順序は、図示の通りでなくとも同様の
結果を得ることができるのはいうまでもない。

【００３６】図７に、第六の実施例を示す。この同期基
本回路は、図６に示す第五の実施例の場合と同様に、 "
ｎ＋１" 本の入出力信号を取り扱うｍ種類のユニット回
路７０７〜７０９と、ｍ本の入出力信号を取り扱う "ｎ
＋１" 種類のユニット回路７１４〜７１７とを具備して
いる。また、入力する同期信号は、ｍビットの信号が多
重化された "ｎ＋１" 個の信号となっている。

【００３７】"ｎ＋１" 本の入出力信号を取り扱うユニ
ット回路７０７は、論理演算器７０１と、メモリ７０６
による制御を受けるセレクタ７０２〜７０５とを有して
いるが、ｍ本の入出力信号を取り扱うユニット回路７１
４〜７１７も、同様に、演算器７１８〜７２１と、メモ
リ７３４による制御を受けるセレクタ７２２〜７３３と
を有している。

【００３８】よって、第六の実施例では、第四の実施例
の場合と同様に、デコーダ７１０〜７１３により、各入
力をデコードして、ｍビットで構成する "ｎ＋１" 個の
同期信号を取り出している。さらに、出力段にはエンコ
ーダ７３５〜７３８を設け、これによりｍビットの信号
を多重化して、最終的に "ｎ＋１" 個の出力信号を作成
している。従って、ｍビットよりも多くの独立した情報
を扱うことが可能となる。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
任意個のプロセッサの部分同期を含めた柔軟な同期処理
が可能となる。よって、並列処理システムは、そのプロ
セッサの構成を、処理ごとに最適なものとするよう適宜
変更することができるので、複雑な、また多様な処理に
容易に対応することができるという効果を奏する。

【図面の簡単な説明】

【図１】階層的構成の一例を示す図である。

【図２】同期基本回路の第一の実施例を示す図である。

【図３】同期基本回路の第二の実施例を示す図である。

【図４】同期基本回路の第三の実施例を示す図である。

【図５】同期基本回路の第四の実施例を示す図である。

【図６】同期基本回路の第五の実施例を示す図である。

【図７】同期基本回路の第六の実施例を示す図である。

【図８】従来の技術を示す図である。

【図９】従来の技術を示す図である。

【符号の説明】

１〜７，８０〜８２，９０〜９２プロセッサ８〜１０同期基本回路１１〜１３，６１４〜６１７，７１８〜７２１演算器１４〜１６，２３，３２〜３５，４２〜４５，５０２〜
５０５，６０２〜６０５，６１８〜６２９，７０２〜７
０５，７２２〜７３３セレクタ２１，８３論理積回路２２論理和回路２４レジスタ３１，４１，５０１，６０１，７０１論理演算器３６，４６，５０６，６０６，６３０，７０６，７３４
メモリ４７〜４９，５０７〜５０９，６０７〜６１３，７０７
〜７０９，７１４〜７１７ユニット回路９３抵抗５１０〜５１３，７１０〜７１３デコーダ５１４〜５１７エンコーダ

Claims

【特許請求の範囲】

【請求項１】少なくとも二つのプロセッサを擁し、その
一のプロセッサは、他のプロセッサが出力する同期信号
に基いて、また、前記他のプロセッサは、前記一のプロ
セッサが出力する同期信号に基いて、あるいは、これら
同期信号の組み合わせに基づいて、処理を進めるよう構
成された並列処理システムにおいて、階層的に設置するための回路であって、少なくとも一つ
の同期信号を入力すると共に、各入力信号に対して所定
の演算を行なう手段と、その演算結果を、少なくとも一
つの同期信号として出力する手段とを持つ同期基本回路
を設けることを特徴とする階層的同期制御装置。
【請求項２】下位の同期基本回路は、上位に置かれた同
期基本回路が出力する同期信号と、互いに関連のある処
理を進める一個以上のプロセッサがそれぞれ出力する同
期信号、又はより下位に置かれた一個以上の同期基本回
路がそれぞれ出力する同期信号とを入力すると共に、前
記上位に置かれた同期基本回路に対して、及び前記一個
以上のプロセッサ、又は前記一個以上の同期基本回路に
対して同期信号を出力し、上位の同期基本回路は、下位に置かれた一個以上の同期
基本回路がそれぞれ出力する同期信号と、より上位に置
かれた同期基本回路が出力する同期信号、又は自身が出
力する同期信号とを入力すると共に、前記一個以上の同
期基本回路に対して、及び前記より上位に置かれた同期
基本回路、又は自身に対して同期信号を出力する、階層
的構成をとる複数個の同期基本回路を具備する請求項１
記載の階層的同期制御装置。
【請求項３】ｎ個の入力信号に対してｋとおりの所定の
演算を行ない、ｋとおりの演算結果を出力する手段と、
ｋとおりの演算結果の中から、一の演算結果を選択し、
ｎ個の同期信号を出力する手段とを有する同期基本回路
を設ける請求項１記載の階層的同期制御装置。
【請求項４】ｍ本で構成するｎ個の同期信号を入力する
と共に、ｎ個の入力信号に対してｋとおりの所定の演算
を行ない、ｋとおりの演算結果を出力するｍ種類の演算
手段と、一の種類の演算手段が出力するｋとおりの演算
結果の中から、一の演算結果を選択し、ｎ個の同期信号
を出力するｍ種類の選択手段とを有する同期基本回路を
設ける請求項３記載の階層的同期制御装置。
【請求項５】多重化されたｎ個の同期信号を入力すると
共に、各入力信号をデコードし、ｍ本で構成するｎ個の
同期信号として出力する手段と、前記ｍ種類の選択手段
が出力するｍ本で構成するｎ個の同期信号をエンコード
し、多重化したｎ個の同期信号として出力する手段とを
具備する同期基本回路を設ける請求項４記載の階層的同
期制御装置。
【請求項６】前記ｍ種類の選択手段が出力するｍ本で構
成するｎ個の同期信号を入力し、ｍ本で構成するｎ個の
同期信号を出力する基本回路であって、ｍ本の信号を入
力し、ｊとおりの演算結果を出力する第二の演算手段
と、ｊとおりの演算結果の中から、一の演算結果を選択
し、ｍ本の信号を出力する第二の選択手段とで構成する
ｎ種類の回路を具備する第二の基本回路を設ける請求項
４記載の階層的同期制御装置。
【請求項７】多重化されたｎ個の同期信号を入力すると
共に、各入力信号をデコードし、ｍ本で構成するｎ個の
同期信号として出力する手段と、前記第二の基本回路が
出力するｍ本で構成するｎ個の同期信号をエンコード
し、多重化したｎ個の同期信号として出力する手段とを
具備する請求項６記載の階層的同期制御装置。