KR940004324B1

KR940004324B1 - 연산장치

Info

Publication number: KR940004324B1
Application number: KR1019880005109A
Authority: KR
Inventors: 가즈미 구보다; 가즈시 고바야시; 도시히고 오구라
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1987-05-11
Filing date: 1988-05-02
Publication date: 1994-05-19
Also published as: JPH07113886B2; US4872131A; JPS63278136A; KR880014462A

Abstract

내용 없음.

Description

연산장치

제1도는 본 발명의 연산장치의 제1실시예를 도시한 회로 블럭도.

제2도는 본 발명의 연산장치의 제2실시예를 도시한 회로 블럭도.

제3a도~제3d도는 본 발명의 연산장치의 실시예에 있어서의 각 동작모드를 모식적으로 도시한 회로 블럭도.

본 발명은 전자계산기의 연산처리 장치에 관하여 특히 1단위의 워드길이 및 2단위의 워드길이의 데이타 사이의 논리연산이나 산술연산을 행하는데 접합한 연산장치에 관한 것이다.

종래의 연산장치에서는 MOTOROLA사, “MC68020 32-Bit Microprocessor User’s Manual”, 2판 pl-2~2-1에 나타나 있는 바와 같이 2단위의 워드길이를 넘는 데이타를 처리하기 위해 필요한 워드길이의 폭, 예를들면 2단위의 워드길이의 데이타를 처리하는 연산회로와 연산회로의 입력데이타 및 출력데이타를 기억하는 레지스터를 구비하고 있다. 그리고, 이 연산회로가 처리하는 워드길이보다 짧은 워드길이의 데이타를 처리하는 경우에는 연산회로 출력의 하위측 출력의 데이타만을 레지스터에 기억시키고 있다.

그 때문에 레지스터가 기억하는 워드길이의 1/2 이하의 데이타를 처리하는 경우에 레지스터가 기억하는 워드길이는 2이상의 데이타를 저장할 수 있음에도 불구하고 유효하게 이용할 수 없다는 문제가 있었다.

본 발명의 목적은 연산회로 및 범용 레지스터가 처리하는 워드길이의 1/2이하의 데이타를 처리하는 경우에 레지스터를 유효하게 이용할 수 있는 연산장치를 제공하는데 있다.

본 발명의 다른 목적은 16비트, 32비트 등의 처리하는 워드길이가 다른 데이타의 연산처리를 가능하게 하는 연산장치를 제공하는데 있다.

본 발명의 다른 목적은 연산데이타의 상위측과 하위측으로 다른 연산처리를 동시에 병행해서 행하는 것에 의해 연산처리 시간을 고속화할 수 있는 연산회로를 제공하는데 있다.

상기 목적을 달성하기 위해 본 발명에 있어서는 연산데이타를 저장하는 여러개의 레지스터로 된 레지스터부와 이 레지스터부에서 출력한 연산데이타에 대해서 연산처리를 실시하는 연산처리부를 각각 적어도 상위측과 하위측의 2부분으로 분할함과 동시에 레지스터부에서 연산처리부로 데이타를 공급하는 경로위에 데이타의 상위와 하위, 또는 분할된 각 부분마다를 바꾸어 넣는 전환 수단을 마련한 연산장치를 구성한다.

또 본 발명의 연산장치에 있어서, 분할된 연산처리부의 각각은 캐리 정보를 입력하는 경로와 연산에 의해 새롭게 발생하는 캐리 정보를 출력하는 경로와 캐리 정보를 기억하고 분할된 연산처리부에 대해서 캐리 정보로서 공급하는 적어도 1개의 캐리 플래그 레지스터 수단을 갖는 구성으로 한다.

이것에 의해 제1모드에 있어서, 본 발명의 연산장치는 캐리 플래그 레지스터 수단의 입력은 분할된 연산처리부의 최상위 캐리 정보의 출력 경로에서 공급되고, 캐리 플래그 레지스터 수단의 출력은 분할된 연산처리부의 최하위 캐리 정보 입력경로로 공급되고, 분할된 연산처리부의 최상위 캐리 정보의 출력과 최하위 캐리 정보의 입력을 제외한 다른 캐리 정보는 하위 캐리 정보의 출력을 그 상위 캐리 정보로 공급해서 연산을 행한다.

또 본 발명의 연산장치에 있어서의 제2모드에 있어서, 분할된 연산처리부 가운데 선택한 연산처리부에 캐리 플래그 레지스터 수단의 출력의 캐리 정보를 입력하고, 캐리 플래그 레지스터의 입력은 선택한 연산처리부의 캐리 정보 출력경로에서 공급되고, 분할된 연산처리부에 입력하는 데이타를 레지스터부의 출력의 전환회로에 의해 소요부분에서 선택. 추출해서 입력하여 연산을 행한다.

즉 본 발명에 있어서 적합하게는 연산회로 및 레지스터를 상위측과 하위측으로 분할하고, 통상은 상위측 연산회로와 하위측 연산회로를 연결해서 연산처리를 행하고, 레지스터의 상위 또는 하위측만을 사용하는 경우에는 대응하는 어느 한쪽의 연산회로를 사용하여 연산처리를 행하는 것으로 하고, 또 레지스터에서 연산회로에 대해서 입력데이타를 부여하는 경로상에 입력데이타의 상위측과 하위측을 바꾸어 넣는 셀렉터 회로를 마련하여 레지스터 내용의 상위측끼리, 하위측끼리 연산을 행하는 경우와 연산회로의 상위측과 하위측을 연결해서 연산을 행하는 경우에는 셀렉터 회로에 의한 교체를 행하지 않고, 레지스터의 상위측 내용과 하위측 내용으로 연산을 행하는 경우에는 셀렉터 회로에 의해 입력데이타의 상위와 하위를 교체하도록 제어한다.

상술한 본 발명의 구성에 있어서, 상위측과 하위측으로 분할한 연산회로는 각각 단체로 연산처리를 행한다. 상위측 또는 하위측만으로 연산을 행했을때의 캐리를 검출하기 위해 캐리의 발생을 나타내는 캐리 플래그 레지스터의 입력은 상위측, 하위측 연산회로의 각각에 있어서의 캐리신호를 전환해서 입력된다. 즉 상위, 하위 연산회로를 연결해서 연산을 행하는 경우와 상위측 연산회로만을 사용하여 연산을 행하는 경우에는 상위측 연산회로의 캐리신호가 캐리 플래그 레지스터에 입력되고, 하위측 연산회로만을 사용하여 연산을 행하는 경우에는 하위측 연산회로의 캐리신호가 캐리 플래그 레지스터에 입력된다. 캐리 플래그 레지스터의 출력은 하위측 연산회로의 캐리입력 및 상위측 연산회로에 대한 캐리입력을 전환하는 캐리입력 셀렉터에 입력된다. 캐리입력 셀렉터는 캐리 플래그의 출력신호와 하위측 연산회로의 캐리신호가 입력되고, 상위측과 하위측의 연산회로를 연결해서 연산을 행하는 경우에는 하위측 연산회로에서의 캐리신호를 상위측 연산회로의 캐리입력으로써 공급하고, 그 이외의 경우에는 캐리 플래그 레지스터의 출력신호를 상위측 연산회로의 캐리입력으로써 공급한다.

셀렉터 회로는 연산회로에 입력하는 레지스터에서의 출력신호중 연산항이 되는 출력신호(소오스 데이타)의 상위측과 하위측을 교체하는 작용을 갖는다. 일반적으로 연산장치에서는 연산항(소오스 데이타)으로 되는 레지스터(소오스 데이타 레지스터)와 피연산항(수신데이타)으로 되는 레지스터(수신데이타 레지스터)를 지정하여 각 레지스터의 출력신호를 연산회로의 입력으로써 연산을 행하고, 피연산항(수신데이타)으로 지정한 레지스터에 연산결과를 기억시킨다. 따라서 피연산항(수신데이타)으로 되는 레지스터 출력의 상위측 또는 하위측만에 대해서 연산을 행하는 경우, 상위측과 하위측을 연결해서 연산을 행하는 경우 모두 연산회로에 대한 입력과 출력 사이에서 상위와 하위의 관계가 반전하는 일은 없다.

이것에 대해서 연산항의 상위측과 피연산항의 하위측 사이에서 연산을 행하는 경우, 연산항의 하위측과 피연산항의 상위측 사이에서 연산을 행하는 경우에는 연산항이 되는 레지스터의 출력과 연산회로의 출력사이에서 상위와 하위의 관계가 반전하지 않으면 안된다. 셀렉터 회로는 이와 같은 연산항에 있어서의 상위와 하위의 반전 처리를 행한다. 이 결과 피연산항의 상위측과 연산항의 하위측 연산을 행하는 경우에는 상위측의 연산회로에 대해서 피연산항이 되는 레지스터 출력의 상위측과 연산항이 되는 레지스터 출력의 하위측이 입력되어, 상위측 연산회로에서 출력되는 연산결과가 피연산항이 되는 레지스터의 상위측에 입력된다. 또 피연산항의 하위측과 연산항의 상위측 사이에서 연산을 행하는 경우에는 하위측 연산회로에 대해서 피연산항이 되는 레지스터 출력의 하위측과 연산항이 되는 레지스터 출력의 상위측이 입력되어 하위측 연산회로에서 출력되는 연산결과가 피연산항이 되는 레지스터의 하위측에 입력된다.

이상 본 발명이 구성한 동작 모드에 따라 연산항의 상위측, 하위측과 피연상하의 상위측, 하위측을 조합시켜서 연산을 행할 수 있다.

이하 본 발명의 실시예를 도면을 사용하여 상세히 기술한다. 제1도는 본 발명의 1실시예의 회로블럭도를 도시하고 있고(11),(12),(13)은 연산입력 데이타 및 연산결과를 기억하는 레지스터이다. 셀렉터(20)은 레지스터(11)~(13)의 출력에서 연산항이 되는 데이타를 1개 선택한다. 셀렉터(21)은 레지스터(11)~(13)의 출력에서 피연산항이 되는 데이타를 1개 선택한다. 셀렉터(30),(31)은 셀렉터(20)에 의해 선택된 연산항 데이타의 상위측과 하위측을 교체한다. (40),(41)은 각각 상위측과 하위측 연산회로(ALU)이다. (50)은 캐리플래그 레지스터, (51)은 상위측 ALU(40)에 대한 캐리입력을 전환하는 셀렉터이다. (52)는 캐리 플래그(50)의 입력을 상위측 ALU(40), 하위측ALU(41)의 어느 하나에서 꺼내는가를 전환하는 셀렉터이다.

제1도에 있어서 레지스터(11)~(13)은 3개 밖에 도시되지 않았지만 다른 개수라도 다음의 설명이 성립한다. 그리고 레지스터(11)~(13)의 출력신호는 셀렉터(20) 및 (21)에 입력된다. 셀렉터(20)은 연산항으로서 지정하는 번호에 따라 레지스터(11)~(13)중의 대응하는 레지스터의 출력데이타를 선택하고, 셀렉터(21)은 마찬가지로 피연산항에 대응하는 레지스터의 출력을 선택한다. 셀렉터(20)의 출력을 상위측과 하위측으로 나누어 각각을 셀렉터(30) 및 (31)에 입력한다. 셀렉터(30)은 상위측 ALU(40)에 입력하는 연산항의 상위측을 결정하고, 셀렉터 회로(31)은 하위측 ALU(41)에 입력하는 연산항의 하위측을 결정한다.

셀렉터(30) 및 (31)의 전환 제어는 다음과 같이 행한다. 즉 ALU(40)과 (41)을 연결해서 레지스터 폭 전체의 연산처리를 행하는 경우와, ALU(40),(41)의 한쪽을 사용해서 연산항과 피연산항의 상위측끼리 또는 하위측끼리의 사이에서 연산을 행하는 경우에는 셀렉터(30),(31)은 통과 상태로 하고, 그 이외인 경우는 상위측과 하위측의 교체를 행한다.

이것에 의해 피연산항의 하위측과 연산항의 상위측 사이에서 연산을 행하는 경우에는 셀렉터(31)이 셀렉터(20)의 출력데이타의 상위측을 선택하여 하위측의 ALU(41)의 연산항으로써 입력된다. 하위측의 ALU(41)의 피연산항 입력은 피연산항이 되는 레지스터 출력의 하위측에 고정되어 있으므로 피연산항의 하위측과 연산항의 상위측을 연산한 결과가 ALU(41)의 출력으로 나타난다. 또 피연산항의 상위측과 연산항의 하위측 사이에서 연산을 행하는 경우는 셀렉터(30)이 셀렉터(20)의 출력데이타의 하위측을 선택하여 이 출력과 셀렉터(21)의 출력의 상위측이 ALU(40)에 입력되고 연산결과가 ALU(40)의 출력으로 나타난다.

2개의 ALU(40) 및 (41)의 개별동작과 연결동작을 전환하기 위해 캐리 플래그의 입출력 제어가 행해진다. 캐리 플래그(50)은 셀렉터(52)에서 선택한 상위층 ALU(40) 또는 하위측 ALU(41)의 캐리검출신호를 기억한다. 셀렉터(52)는 하위측ALU(41)만을 사용해서 연산을 행하는 경우에만 ALU(41)에서의 캐리검출신호를 선택하고, 다른 경우는 상위측 ALU(40)에서의 캐리검출신호를 선택하여 캐리 플래그(50)에 입력된다. 캐리 플래그(50)의 출력은 하위측ALU(41)의 캐리입력 및 셀렉터(51)의 한쪽의 입력단자에 입력한다.

셀렉터(51)이 캐리 플래그(50)의 출력을 선택하는 것에 의해 상위측ALU(40)을 단일체로 연산에 사용할 수 있어 레지스터(11)~(13)의 상위측에만 연산결과를 입력할 수 있다. 셀렉터(51)이 하위측ALU(41)에서의 캐리검출신호를 선택하는 것에 의해 하위측 ALU(41)에서 상위측 ALU(40)에 대해서 캐리가 가능하게 되어 ALU(40)과 (41)을 연결해서 연산을 행할 수 있다.

본 실시예에 따르면 연산장치 내부의 레지스터를 상위측과 하위측으로 분할해서 이용할 수 있고 또한 레지스터의 상위와 하위에 의해 특별한 배려를 필요로 하지 않고 인의로 레지스터 사이의 연산을 행할 수 있다.

또 본 발명을 실시하는데 필요한 구성요소는 연산항의 상위와 하위를 교체하는 셀렉터 회로와 캐리 플래그의 입출력 제어를 위한 셀렉터뿐이므로 회로 규모와 가격을 줄일 수 있다.

제2도는 본 발명의 다른 실시예를 도시한 블럭도이다. 제2도에 있어서 제1도와 동일한 부분에는 동일한 번호를 붙이고 있다. (53)은 상위측 ALU(40)에서 발생하는 캐리검출신호를 기억하는 제2캐리 플래그이다.

또한 상위측 ALU(40)의 캐리검출신호는 셀렉터(52)에 입력되는 동시에 제2캐리 플래그(53)에 입력된다. 제2캐리 플래그(53)의 출력은 셀렉터(51)의 제3입력으로 되어 있다. 이 실시예에 있어서는 캐리 플래그(50)에 하위측 ALU(41)의 캐리검출신호를 입력하도록 셀렉터(52)를 제어하고, 상위측 ALU(40)의 캐리 입력에는 제2캐리 플래그(53)의 출력을 입력하도록 셀렉터(51)을 제어하는 것에 의해 2개의 ALU(40) 및 (41)에 있어서 독립된 연산처리를 행할 수 있다.

제1실시예에서 2개의 ALU(40)과 (41)은 동일한 연산을 행하는 것이 전제가 되지만 본 실시예에서는 상술한 바와 같은 제2캐리 플래그(53)의 작용에 의해 동시에 다른 연산을 행할 수 있다. 이 결과 레지스터의 상위측만으로 행하는 연산처리와 하위측만으로 행하는 연산처리를 동시에 병행해서 행하는 것이 가능하게 되어 연산처리의 효율을 향상시킬 수 있다는 특징이 있다.

또 상술한 실시예에 있어서 간략화하기 위해 연산회로의 주변에 보통 배치되는 배럴시프터회로, 연산마스크회로, 시프트로테이트회로등을 생략해서 설명했지만 그들 회로가 삽입, 배치되어도 본 발명의 효과가 달성됨은 물론이다.

그리고 이상 본 발명의 구성에 의해 가능하게 되는 연산의 실시예를 32비트 연산, 16비트 연산을 예를들어 설명한다. 제3a도~제3d도는 각각 연산의 실시예를 도시하고 있다. 상위측 ALU(40), 하위측 ALU(41)은 각각 16비트로 한다. 동일 도면에 있어서, (14),(15)는 제1도, 제2도 실시예에 있어서의 레지스터(11),(13)에 대응해 있고 각각 소오스 데이타 레지스터, 수신데이타 레지스터이다. (22),(23)은 셀렉터 회로이며 앞에서의 실시예의 셀렉터(20),(30),(31) 및 (21)에 각각 대응한다. (54),(55)은 캐리 플래그를 나타내고 (56)은 셀렉터이다.

제3a도는 32비트 연산을 행하는 경우를 도시하고 있고 하위측 ALU(41)의 캐리는 상위측 ALU(40)의 캐리입력으로 된다. 또 ALU(40)의 출력은 캐리 플래그(54)에 저장된다. 제3b도는 16비트 연산의 1형태를 도시하고 있고, 수신데이타 레지스터(15)의 하위에 대해서 연사을 행하면 ALU(41)의 출력이 동일 도면에 파선으로 도시한 바와 같이 수신데이타 레지스터(15)의 하위측에 가입되어, ALU(41)의 캐리출력은 셀렉터(56)을 거쳐서 캐리 플래그(54)에 저장된다. 또 수신데이타 레지스터(15)의 상위에 대해서 연산을 행하면 ALU(40)의 출력이 동일 도면에 실선으로 도시한 바와 같이 수신데이타 레지스터(15)의 상위측에 기입되어 ALU(40)의 캐리출력이 셀렉터(56)을 거쳐서 캐리 플래그(54)에 저장된다.

제3c도는 16비트 연산의 다른 형태를 도시하고 있고 2개의 레지스터(14),(15)의 상위측 16비트와 하위측 16비트는 대각선으로 연산이 행해진다. 즉 앞의 실시예에 있어서의 셀렉터(20),(30),(31)에 해당하는 셀렉터 회로(22)에 의해 소오스 데이타 레지스터(14)의 상위측 데이타와 하위측 데이타가 교환되어 수신데이타 레지스터(15)의 데이타와 연산된다. 즉 ALU(40)에서는 하위측 소오스 데이타와 상위측 수신데이타가 연산되고, ALU(41)에서는 상위측 소오스 데이타와 하위측 수신데이타가 연산된다. 캐리 플래그(54)로의 캐리출력은 제3c도의 경우와 마찬가지로 셀렉터(56)으로 교체된다.

제3d도는 16비트 병렬 연산의 경우를 도시하고 있고 ALU(40),(41)은 각각 독립적으로 캐리 플래그(54),(55)를 사용해서 독립적으로 연산을 행한다.

이상 상세히 기술한 바와 같이 본 발명에 따르면 연산장치내의 범용레지스터의 상위측 또는 하위측만을 사용해서 논리연산이나 산술연산등의 연산처리를 행할 수 있으므로 워드길이가 짧은 데이타를 처리하는 경우에 한정된 용량의 레지스터를 효과적으로 사용할 수 있는 효과가 있다. 또 약간의 회로부품을 부가하는 것에 의해 레지스터의 상위측과 하위측으로 다른 연산처리를 동시에 병행해서 행할 수 있으므로 연산처리 시간을 단축할 수 있는 효과가 있다.

Claims

연산데이타를 저장하는 여러개의 레지스터(11,12,13)으로 구성되고, 각각의 레지스터(11,12,13)은 적어도 상위측과 하위측의 2부분으로 분할되어 있는 레지스터부, 상기 레지스터부에서 출력되는 데이타에 대해서 연산처리를 실시하고, 적어도 상위측(40)과 하위측(41) 2부분으로 분할되어 있는 연산처리부(40,41),상기 레지스터부(11,12,13)에서 상기 연산처리부(40,41)에 데이타를 입력하는 경로상에 데이타의 상위와 하위부분등으로 분할된 각 부분끼리를 교체하는 전환수단(30,31)을 포함하여, 2개의 연산데이타로 연산처리를 행하는 연산장치.
특허청구 범위 제1항에 있어서, 상기 분할된 연산처리부(40,41) 각각에서의 캐리출력을 선택하는 제1셀렉터(52), 상기 제1셀렉터(52)의 출력을 유지하는 제1캐리 플래그 레지스터 수단(50), 상기 분할된 연산처리부(40,41)의 캐리입출력 사이에 삽입되고, 상기 분할된 연산처리부(40,41)의 하위측 부분(41)의 캐리출력과 상기 캐리 플래그 레지스터 수단(50)의 출력을 선택하여 상기 분할된 연산처리부(40,41)의 상위측부분(40)에 캐리입력을 선택하는 제2셀렉터(51)을 포함하는 연산장치.
특허청구 범위 제2항에 있어서, 상기 분할된 연산처리부(40,41)의 상위측 부분(40)의 캐리출력을 유지하는 제2캐리 플래그 레지스터 수단(53)을 포함하며, 상기 제2셀렉터(51)은 또 상기 제2캐리 플래그 레지스터 수단(53)의 출력을 선택하는 연산장치.
연산데이타를 저장하는 레지스터 수단(11,12,13), 상기 레지스터 수단(11,12,13)에서의 연산데이타에 대해서 연산처리를 실시하고, 상위측(40)과, 하위측(41)로 분할되어 있는 연산처리 수단(40,41), 상기 레지스터 수단(11,12,13)에서 상기 연산처리 수단(40,41)로 연산데이타를 입력하는 경로상에 연산데이타의 상위와 하위를 교체하는 전환 수단(30,31)을 포함하며, 연산데이타에 대해서 연산처리를 실시하여 출력하는 연산회로.
특허청구의 범위 제4항에 있어서, 상기 분할된 연산처리 수단(40,41)의 각각에 설치된 캐리 정보를 입력하는 경로, 상기 분할된 연산처리부(40,41)의 각각에 설치된 연산에 의해 새롭게 발생하는 캐리 정보를 출력하는 경로, 상기 캐리 정보를 기억하고 상기 분할된 연산처리 수단(40,41)에 캐리 정보를 입력하기 위한 캐리 플래그 레지스터 수단을 포함하는 연산회로.
특허청구의 범위 제5항에 있어서, 제1모드에 있어서 상기 캐리 플래그 레지스터 수단의 입력은 상기 상위측 연산처리 수단(40)의 캐리 정보의 출력경로에서 공급되고, 상기 플래그 레지스터 수단의 출력은 상기 하위측 연산처리 수단(41)의 캐리 정보의 입력경로로 공급하고, 상기 하위측 연산처리 수단(41)의 캐리 정보를 상기 출력경로에서 상기 상위측 연산처리 수단(40)의 캐리 정보의 입력경로로 공급해서 연산을 행하는 연산회로.
특허청구의 범위 제5항에 있어서, 제2모드에서 상기 상위측(40)과 하위측(41)연산처리 수단의 한쪽을 선택하고, 상기 선택한 연산처리 수단에 대해서 상기 캐리 플래그 레지스터 수단의 출력의 캐리 정보를 입력하고, 상기 캐리 플래그 레지스터 수단의 입력은 상기 서택한 연산처리 수단의 캐리 정보의 출력경로에서 공급되고, 상기 선택한 연산처리 수단에 입력하는 연산데이타를 상기 레지스터 수단(11,12,13)의 출력의 소요부분에서 선택, 추출해서 입력하여 연산하는 연산회로.