JPS59197920A - アドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はアドレス制御装置に関する。

〔従来技術〕

ディジタル信号処理技術の進歩に伴ない高速の演算処理
が要求されている。また、ディジタル信号処理では膨大
な量のデータを取扱うため、処理演算装置だけではデー
タを格納することができない。従って、データを外部記
憶素子に格納し、演算装置との直接のデータ転送によっ
て処理を行なう必要がある。これを行うのにダイレクト
メモリアクセス装置を用いる。

第１図は従来のダイレクトメモリアクセス装置のメモリ
アドレス変換部分の一例のブロック図である。

この装置は、アドレスレジスタ１にメモリ開始アドレス
がセットされ、メモリアクセスで実行されるたびに、イ
ンクリメンタ／ディクリメンタ２によってアドレス値の
増減が行なわれ１次々とメモリアクセスを実行する。こ
れはホストプロセッサの介在なしにデータの高速、連続
転送ができることを示している。

しかし、ディジタル信号処理では、数個おきのデータを
連続に取出して処理することがある。例えば、ディジタ
ル信号処理の代表的なものとじて高速フーリエ変換があ
る。演算の段階で連続的にメそりに出されたデータに対
し、次の演算では、数個おきのデータが必要となること
が多い。このときのデータのアクセスは、前記のダイレ
クトメモリアクセス制御装置では行なうことはできない
。

また、このデータ転送をホストプロセッサを介して行な
うとすると倍以上の時間がかかることになる。これら前
記のことがらは、大量のデータを扱い、高速処理を要求
されるディジタル信号処理にとって大きな欠点である。

〔発明の目的〕

本発明の目的は、上記欠点を除去し、高速動作し処理能
力を向上させたアドレス制御装置を提供することにある
。

〔発明の構成〕

本発明のアドレス制御装置は、アドレスレジスタと、該
アドレスレジスタに格納されたアドレスデータを開始デ
ータとし所定のカウント動作を行なうカウンタと、テン
ポラリレジスタと、該テンポ２リレジスタのデータを累
加算する累加算器と、前記カウンタの出力と前記累加算
器の出力とを入力とし演算結果をアドレスバスへ出力す
る加算器とを含んで構成される。

〔実施例の説明〕

次に、本発明の実施例について図面を用いて説明する。

第２図は本発明の一実施例のブロック図である。

この実施例は、アドレスレジスタ１′と、このアドレス
レジスタに格納されたアドレスデータを開始データとし
所定のカウント動作を行なうカウンタ２′と、テンポラ
リレジスタ４と、このテンポ２リレジスタのデータを累
加算する累加算器５と、カウンタ２′の出力と累加算器
５の出力とを入力とし演算結果をアドレスバッファ３を
介してアドレスバスへ出力する加算器６と、制御回路７
とを含んで構成される。

次に、この実施例の動作について説明する。

テンポラリレジスタ４には、Ｘ個とびの変換データＸが
セットされるものとする。アドレスレジスタ１′にはメ
モリアクセスの開始アドレスＹがセクトされる。また、
累加算器５の出力は最初は〇（ゼロ）に初期化されてい
るものとする。初めのタイミングではアドレスレジスタ
の開始アドレスＹが、そのまま加算器６に入力され、累
加算器５の初期値Ｏと加算されて、Ｙの値がそのままア
ドレスバッファ３に入力される。このとき同時にテンポ
ラリレジスタ４の変換データＸが累加算器５に入力され
、そのまま出力にセットされることになる。次のタイミ
ングで加算器６にょシアドレスレジスタ１′の値Ｙと累
加算器５の出力である変換データＸが加算され、アドレ
スバッファ３に加算値Ｘ＋Ｙがセットされる。このとき
累加算器５はＸを出力すると同時にＸの累加算を行い、
出力値は２Ｘとなる。次のタイミングでこの出力値２Ｘ
とアドレスレジスタ１′の値Ｙが加算器６で加算され、
２Ｘ十Ｙの値がアドレスバッファ３にセットされること
になる。この動作を繰返えすことにょシ、下記の値が連
続的にとられることになる。

Ｙ、Ｙ＋Ｘ、Ｙ＋２Ｘ、Ｙ＋３Ｘ、　　・・・・・・・
・・上記の動作は、メモリアドレスがＸ個とびの値を連
続的にとることが可能であることを示している。

ここで、カウンタ２′と累加算器５を制御回路７のもと
で用いると次の動作を実現できる。加算器６が値Ｙを出
力すると同時に制御回路７の制御信号すによシ、累加算
器５での累加算は行なわず、このとき同時に出力される
制御信号ａによってカウンタ２′でアドレスレジスタ１
′の値Ｙがインクリメント（又はディクリメント）され
、Ｙ＋１（又はＹ−１）の値が加算器６に入力及びアド
レスバッファ３にセットされる。前記制御信号ａの出て
いる期間このカウンタ２′動作は繰返えされるものとす
る。次に、制御信号すによって累加算器５によシ変換デ
ータＸの累加算が行なわれる。この累加算器５の出力値
２Ｘとアドレスバッファ１′の値Ｙが加算器６で加算さ
れ、アドレスバッファ３にＹ十２Ｘの値としてセットさ
れる。これと制御回路７０制御信号ａの動作とを組合わ
せることにする。

加算の場合で、制御信号ａでの動作を３回のインクリメ
ント動作指定をすると、次のようになる。

Ｙ、Ｙ＋１．Ｙ＋２．Ｙ＋３ Ｙ＋Ｘ、Ｙ＋１＋Ｘ、Ｙ＋２＋Ｘ、Ｙ＋３＋ＸＹ＋２Ｘ
、Ｙ＋１＋２Ｘ、Ｙ＋２＋２Ｘ、Ｙ＋３＋２Ｘこれはあ
るブロック単位のデータ例をＸ個とびにもっているもの
に対して連続のアドレス変換が可能なことを示している
。ここで、Ｘの値は任意にセットでき、任意のＸ個とび
のブロック単位での転送操作が可能である。

上記実施例の説明ではインクリメント操作を取上げたが
、ディクリメントでも同様でアシ、また加算器６の代シ
に減算器を用いても同様の減算操作が可能であることは
明白である。

上記の機能によシ、ディジタル信号処理でよく用いられ
る数個とびの、かつブロック転送の高速処理が実現でき
ることになシ汎用性をもつことになる。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、高速動作
させることによ多処理能力を向上させたアドレス制御装
置が得られるのでその効果は大きい。

【図面の簡単な説明】

第１図は従来のダイレクトメモリアクセス装置のメモリ
アドレス変換部分の一例の１゛ロツク、第２図は本発明
の一実施例のブロック図である。 １．１′・・・・・・アドレスレジスタ、２・・・・・
・インクリメンタ／デクリメンタ、２′・・・・・・カ
ウンタ、吐・・・・・アドレスバッファ、４・・・・・
・テンポ２リレジスタ、５・・・・・・累加算器、６・
・・・・・加算器、７・・・・・・制御回路、ａ、ｂ・
・・・・・制御信号。 第　１　区 箭　Ｚ　区

Claims (1)

【特許請求の範囲】
1. アドレスレジスタと、該アドレスレジスタに格納された
   アドレスデータを開始データとし所定のカウント動作を
   行なうカウンタと、テンポラリレジスタと、該テンポラ
   リレジスタのデータを累加算する累加算器と、前記カウ
   ンタの出力と前記累加算器の出力とを入力とし演算結果
   をアドレスバスへ出力する加算器とを具備することを特
   徴とするアドレス制御装置。