JPS633338A - パイプラインレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ業上の利用分野） この発明は、コンピューターシステムにおけるパイプラ
インレジスタ、特にその命令やデータの転送に関するも
のである。

（従来の技術） 第３図は例えばインテルジャパン株式会社の「ＩＡＰＸ
８６フアクシミリ・ユーザーズマニュアル」に示された
ＩＡＰＸ８６／１０の基本ブロック図である。図におい
て、Ｑυはセグメントアドレスレジスタ及び内部通信レ
ジスタ、（社）は実際のメモリーアドレスを発生するた
めの加算器、器はＣＰＵ外部の８０８６バスの動作を制
御するバス制御ユニット、■は命令パイプラインレジス
タ、６は命令パイプラインレジスターの出力を用いて命
令実行部の制御を行う命令実行制御ユニット、凶は命令
に従って演算を行うＡＬＵ、５はＡＬＵへの人力データ
を保持する一時記憶レジスタ、器はＡＬＵでの演算によ
り発生したフラグを保持すフラグレジスタ、器は命令実
行時に利用する汎用レジスタである。

（支）はＣＰＵ内部のデータ転送に利用するＡＬＵデー
タバス、０υは命令パイプラインレジスタのデータを転
送するＱバス、（至）はＣＰＵと外部の各リソースとを
接続する８０８６ハス、０３）は８０８６バスのデータ
バスに接続する内部データバス、（３４）は８０８６バ
スのアドレスバスに接続する内部アドレスバスである。

次に動作について説明する。命令及びデータは、メモリ
内に格納されている。起動時には命令パイプライン製は
空状態（内容は不定）である。

このため、命令実行に先立って命令を順次読み込み、こ
れを満たす処理か必要になる。命令パイプライン製か満
たされると、最初のデータを命令実行制御ユニット器に
出力する。命令実行制御ユニット６は、命令に応じて、
ＡＬｔｌｅ、−時記憶しシスター、フラグレジスタ□□
□、汎用レジスタ器、ＡＬＵデータバス（Ａ、８０８６
バス（（５）、内部データバス（資）、内部アドレスバ
ス（至）及び命令バイブラインレジスタ圓内のデータを
用いる事により、命令を実行する。

命令パイプラインレジスター内のデータを使用した場合
には、用いたデータ数と同数のデータを新たに読み込み
、次命令の実行準備をする。命令の流れか不連続になっ
た場合（例えばジャンプ命令）には、命令バイブライン
シ〜が空状態になったものと見做し、起動時と同様の処
理を実行する。

（発明か解決しようとする問題点） 従来のパイプラインレジスタは以上の様に構成されてい
るので、どのような場合にもデータを順次転送しなけれ
ばならず、データの流れが連続的な場合には十分に能力
を発揮するが、データの流れが不連続になり、パイプラ
イン内のデータが無効になった場合には、著しく能力が
低下するという問題点があった。

この発明は、上記の様な問題点を解消するためになされ
たもので、連続的なデータを順次転送出来るとともに、
データの流れが不連続な場合にも能力を著しく損うこと
なく対応出来るパイプラインレジスタを得る事を口約と
する。

（問題点を解決するための手段） この発明に係るパイプラインレジスタは、複数個のデー
タを順次記憶する記憶手段と、それらのデータを順次転
送する手段と、転送するデータを選択する手段とを備え
たものである。

（作用） この発明におけるパイプラインレジスタは、データの流
れが不連続になり、パイプラインレジスタ内のデータが
無効化した場合にも、転送データ退択手段を用いる事に
より、無駄なくパイプラインレジスターの再構成が出来
る。

（実力へ１列） 以下、この発明の一実施例を図について説明する。第１
図において、（１）は命令を記憶しているメモリ、（２
）はパイプラインレジスタの初段であり、メモリからの
データを直接読込むＢレジスタ、テ３）はパイプライン
レジスタの第２段のＹレジスタ、（４）はパイプライン
レジスタの最終段に転送するデータを選択するマルチプ
レクサ、（５）はパイプラインレジスタの最終段である
Ｉレジスタ、（６）はＩレジスタ（５）の内容によって
命令を実行する命令実行部である。（７）はＢレジスタ
（２）にデータをセットするための圭１］符１′言号Ｂ
ＳＥＴ、（８）はＹレジスタ（３）にデータをセットす
るための制御信号ＹＳＥＴ、（９）はＩレジスターに転
送するデータを選択するための制御信号Ｓ　Ｅ　Ｌ　Ｅ
　ＣＴ、　Ｑｌ：）（ｆ　Ｉ　レジスタ（５）ｔ、＝デ
ータをセットするための制御信号ｌ５ＥＴ、（１１）は
システムクロックイ言号である。

次に動作について述へる。連続した流れを持つ命令を実
行する場合、命令データは、メモリ（１）からＢレジス
タ（２）、Ｙレジスタ（３）、Ｉレジスタ（５）の順に
パイプラインレジスタ間を転送される。このとき、各レ
ジスターのセット信号はｌ５ＥＴＱＱ、Ｙ　Ｓ　Ｅ　Ｔ
　（８）及びＢＳＥＴ（７）の順に立上り、前のデータ
をこわす事なく、後段に出力する。マルチプレクサ（４
）の制御信号Ｓ　Ｅ　Ｌ　Ｅ　ＣＴ　（９）は、Ｙレジ
スタ選択を指令し、マルチプレクサ−（４）の出力をＹ
レジスタ（３）の出力とする。この様子を第２図に示す
。

第１サイクルは、Ｙレジスタ（３）の内容がＩレジスタ
（５）に、Ｂレジスタ（２）の内容がＹレジスタ（３）
に、そしてメモリ（１）の内容がＢレジスタ（２）に順
次転送される様子を示している。第２サイクルはジャン
プ命令実行の様子を示している。ここでも、Ｂレジスタ
（２）とＹレジスタ（３）の内容は後段に転送されてい
るが、Ｂレジスタ（２）には不連続なメモリアドレスの
データＤ１０が人力されているため、Ｙレジスタ（３）
とＩレジスタ（５）の内容Ｄ３とＤ２は無効化している
。即ち、Ｙレジスタ（３）とＩレジスタ（５）は空状態
と同じ状態であり、命令続行のためにはこれらを早急に
うめなければならない。このため、第３サイクルではマ
ルチプレクサ（４）の制を卸侶号Ｓ　Ｅ　Ｌ　Ｅ　ＣＴ
　（９）をＢレジスタ（２）を選択する信号とし、Ｂレ
ジスタ（２）の内容をＩレジスタ（５）に直接転送して
いる。これにより、ジャンプ命令実行直後の第３サイク
ルで■レジスタ（５）へのジャンプ先アドレスの命令の
転送が完了している。

Ｂレジスタ（２）には次の命令データが人力されており
、続く第４サイクルでこの命令データをＹレジスタ（３
）に転送し、Ｂレジスタ（２）に次の命令データを人力
する事により、パイプラインレジスタのうめもどしを完
了し、無駄な命令サイクルを１サイクルのみにおさえて
いる。

なお、上記実施例では、三段構成のバイブラインレジス
ターを示したが、バイブラインレジスタの段数はいくら
でも良い。また、マルチプレクサを初段と最終段の間に
のみ設けた例を示したが、任意の股間に設けても良い。

更に、上記実施例では三段構成のバイブラインレジスタ
の場合について説明したが、二段構成のバイブラインレ
ジスタとして用いても！く、上記実施例と同様の効果を
奏する。この場合、Ｙレジスタ（３）をデータの一時退
避用のレジスタとして用いる事が出来る。

（発明の効果） 以上のようにこの発明によれは、バイブラインレジスタ
を、複数個のデータを順番に記憶するデータ記憶手段と
、それらのデータを順次後段に転送する手段と、転送す
るデータを選択する手段とで構成したので、ジャンプ命
令等でデータの流れが不連続になった場合にも殆と性能
を損う事が無いという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の一実施例の動作例を示すタイミング図、第
３図は従来例のブロック図である。 （１）はメモリ、（りはＢレジスタ、（３）はＹレジス
タ、（４）はマルチプレクサ、（５）はＩレジスタ、（
６）は命令実行部、（７）はＢＳＥＴ信号、（８）はＹ
ＳＥＴ信号、（９）は５ＥＬＥＣＴ信号、θＱはｌ５Ｅ
Ｔ信号、（１１）はシステムクロックイ言号、Ｌ２１）
はセグメントアドレスレジスタ、命は加算器、器はハス
制御ユニット、製は命令パイプラインレジスタ、器は命
令実行制御ユニット、器はＡＬＵ、■は一時記憶レジス
タ、密フラグレジスタ、（至）は汎用レジスタ、（□□
□はＡＬＵデータバス、Ｃ３υはＱバス、（２）は８０
８６バス、ｃ！：３）は内部データバス、（３４）は内
部アドレスバスである。

Claims (1)

【特許請求の範囲】
1. 複数個のデータを順番に記憶する連続した記憶手段と、
   それらのデータを順次転送する手段と、転送するデータ
   を選択する手段とを備えたパイプラインレジスタ。