JPS633338A - パイプラインレジスタ - Google Patents
パイプラインレジスタInfo
- Publication number
- JPS633338A JPS633338A JP14614186A JP14614186A JPS633338A JP S633338 A JPS633338 A JP S633338A JP 14614186 A JP14614186 A JP 14614186A JP 14614186 A JP14614186 A JP 14614186A JP S633338 A JPS633338 A JP S633338A
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- Pending
Links
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
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- 230000006870 function Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a業上の利用分野)
この発明は、コンピューターシステムにおけるパイプラ
インレジスタ、特にその命令やデータの転送に関するも
のである。
インレジスタ、特にその命令やデータの転送に関するも
のである。
(従来の技術)
第3図は例えばインテルジャパン株式会社の「IAPX
86フアクシミリ・ユーザーズマニュアル」に示された
IAPX86/10の基本ブロック図である。図におい
て、Qυはセグメントアドレスレジスタ及び内部通信レ
ジスタ、(社)は実際のメモリーアドレスを発生するた
めの加算器、器はCPU外部の8086バスの動作を制
御するバス制御ユニット、■は命令パイプラインレジス
タ、6は命令パイプラインレジスターの出力を用いて命
令実行部の制御を行う命令実行制御ユニット、凶は命令
に従って演算を行うALU、5はALUへの人力データ
を保持する一時記憶レジスタ、器はALUでの演算によ
り発生したフラグを保持すフラグレジスタ、器は命令実
行時に利用する汎用レジスタである。
86フアクシミリ・ユーザーズマニュアル」に示された
IAPX86/10の基本ブロック図である。図におい
て、Qυはセグメントアドレスレジスタ及び内部通信レ
ジスタ、(社)は実際のメモリーアドレスを発生するた
めの加算器、器はCPU外部の8086バスの動作を制
御するバス制御ユニット、■は命令パイプラインレジス
タ、6は命令パイプラインレジスターの出力を用いて命
令実行部の制御を行う命令実行制御ユニット、凶は命令
に従って演算を行うALU、5はALUへの人力データ
を保持する一時記憶レジスタ、器はALUでの演算によ
り発生したフラグを保持すフラグレジスタ、器は命令実
行時に利用する汎用レジスタである。
(支)はCPU内部のデータ転送に利用するALUデー
タバス、0υは命令パイプラインレジスタのデータを転
送するQバス、(至)はCPUと外部の各リソースとを
接続する8086ハス、03)は8086バスのデータ
バスに接続する内部データバス、(34)は8086バ
スのアドレスバスに接続する内部アドレスバスである。
タバス、0υは命令パイプラインレジスタのデータを転
送するQバス、(至)はCPUと外部の各リソースとを
接続する8086ハス、03)は8086バスのデータ
バスに接続する内部データバス、(34)は8086バ
スのアドレスバスに接続する内部アドレスバスである。
次に動作について説明する。命令及びデータは、メモリ
内に格納されている。起動時には命令パイプライン製は
空状態(内容は不定)である。
内に格納されている。起動時には命令パイプライン製は
空状態(内容は不定)である。
このため、命令実行に先立って命令を順次読み込み、こ
れを満たす処理か必要になる。命令パイプライン製か満
たされると、最初のデータを命令実行制御ユニット器に
出力する。命令実行制御ユニット6は、命令に応じて、
ALtle、−時記憶しシスター、フラグレジスタ□□
□、汎用レジスタ器、ALUデータバス(A、8086
バス((5)、内部データバス(資)、内部アドレスバ
ス(至)及び命令バイブラインレジスタ圓内のデータを
用いる事により、命令を実行する。
れを満たす処理か必要になる。命令パイプライン製か満
たされると、最初のデータを命令実行制御ユニット器に
出力する。命令実行制御ユニット6は、命令に応じて、
ALtle、−時記憶しシスター、フラグレジスタ□□
□、汎用レジスタ器、ALUデータバス(A、8086
バス((5)、内部データバス(資)、内部アドレスバ
ス(至)及び命令バイブラインレジスタ圓内のデータを
用いる事により、命令を実行する。
命令パイプラインレジスター内のデータを使用した場合
には、用いたデータ数と同数のデータを新たに読み込み
、次命令の実行準備をする。命令の流れか不連続になっ
た場合(例えばジャンプ命令)には、命令バイブライン
シ〜が空状態になったものと見做し、起動時と同様の処
理を実行する。
には、用いたデータ数と同数のデータを新たに読み込み
、次命令の実行準備をする。命令の流れか不連続になっ
た場合(例えばジャンプ命令)には、命令バイブライン
シ〜が空状態になったものと見做し、起動時と同様の処
理を実行する。
(発明か解決しようとする問題点)
従来のパイプラインレジスタは以上の様に構成されてい
るので、どのような場合にもデータを順次転送しなけれ
ばならず、データの流れが連続的な場合には十分に能力
を発揮するが、データの流れが不連続になり、パイプラ
イン内のデータが無効になった場合には、著しく能力が
低下するという問題点があった。
るので、どのような場合にもデータを順次転送しなけれ
ばならず、データの流れが連続的な場合には十分に能力
を発揮するが、データの流れが不連続になり、パイプラ
イン内のデータが無効になった場合には、著しく能力が
低下するという問題点があった。
この発明は、上記の様な問題点を解消するためになされ
たもので、連続的なデータを順次転送出来るとともに、
データの流れが不連続な場合にも能力を著しく損うこと
なく対応出来るパイプラインレジスタを得る事を口約と
する。
たもので、連続的なデータを順次転送出来るとともに、
データの流れが不連続な場合にも能力を著しく損うこと
なく対応出来るパイプラインレジスタを得る事を口約と
する。
(問題点を解決するための手段)
この発明に係るパイプラインレジスタは、複数個のデー
タを順次記憶する記憶手段と、それらのデータを順次転
送する手段と、転送するデータを選択する手段とを備え
たものである。
タを順次記憶する記憶手段と、それらのデータを順次転
送する手段と、転送するデータを選択する手段とを備え
たものである。
(作用)
この発明におけるパイプラインレジスタは、データの流
れが不連続になり、パイプラインレジスタ内のデータが
無効化した場合にも、転送データ退択手段を用いる事に
より、無駄なくパイプラインレジスターの再構成が出来
る。
れが不連続になり、パイプラインレジスタ内のデータが
無効化した場合にも、転送データ退択手段を用いる事に
より、無駄なくパイプラインレジスターの再構成が出来
る。
(実力へ1列)
以下、この発明の一実施例を図について説明する。第1
図において、(1)は命令を記憶しているメモリ、(2
)はパイプラインレジスタの初段であり、メモリからの
データを直接読込むBレジスタ、テ3)はパイプライン
レジスタの第2段のYレジスタ、(4)はパイプライン
レジスタの最終段に転送するデータを選択するマルチプ
レクサ、(5)はパイプラインレジスタの最終段である
Iレジスタ、(6)はIレジスタ(5)の内容によって
命令を実行する命令実行部である。(7)はBレジスタ
(2)にデータをセットするための圭1]符1′言号B
SET、(8)はYレジスタ(3)にデータをセットす
るための制御信号YSET、(9)はIレジスターに転
送するデータを選択するための制御信号S E L E
CT、 Ql:)(f I レジスタ(5)t、=デ
ータをセットするための制御信号l5ET、(11)は
システムクロックイ言号である。
図において、(1)は命令を記憶しているメモリ、(2
)はパイプラインレジスタの初段であり、メモリからの
データを直接読込むBレジスタ、テ3)はパイプライン
レジスタの第2段のYレジスタ、(4)はパイプライン
レジスタの最終段に転送するデータを選択するマルチプ
レクサ、(5)はパイプラインレジスタの最終段である
Iレジスタ、(6)はIレジスタ(5)の内容によって
命令を実行する命令実行部である。(7)はBレジスタ
(2)にデータをセットするための圭1]符1′言号B
SET、(8)はYレジスタ(3)にデータをセットす
るための制御信号YSET、(9)はIレジスターに転
送するデータを選択するための制御信号S E L E
CT、 Ql:)(f I レジスタ(5)t、=デ
ータをセットするための制御信号l5ET、(11)は
システムクロックイ言号である。
次に動作について述へる。連続した流れを持つ命令を実
行する場合、命令データは、メモリ(1)からBレジス
タ(2)、Yレジスタ(3)、Iレジスタ(5)の順に
パイプラインレジスタ間を転送される。このとき、各レ
ジスターのセット信号はl5ETQQ、Y S E T
(8)及びBSET(7)の順に立上り、前のデータ
をこわす事なく、後段に出力する。マルチプレクサ(4
)の制御信号S E L E CT (9)は、Yレジ
スタ選択を指令し、マルチプレクサ−(4)の出力をY
レジスタ(3)の出力とする。この様子を第2図に示す
。
行する場合、命令データは、メモリ(1)からBレジス
タ(2)、Yレジスタ(3)、Iレジスタ(5)の順に
パイプラインレジスタ間を転送される。このとき、各レ
ジスターのセット信号はl5ETQQ、Y S E T
(8)及びBSET(7)の順に立上り、前のデータ
をこわす事なく、後段に出力する。マルチプレクサ(4
)の制御信号S E L E CT (9)は、Yレジ
スタ選択を指令し、マルチプレクサ−(4)の出力をY
レジスタ(3)の出力とする。この様子を第2図に示す
。
第1サイクルは、Yレジスタ(3)の内容がIレジスタ
(5)に、Bレジスタ(2)の内容がYレジスタ(3)
に、そしてメモリ(1)の内容がBレジスタ(2)に順
次転送される様子を示している。第2サイクルはジャン
プ命令実行の様子を示している。ここでも、Bレジスタ
(2)とYレジスタ(3)の内容は後段に転送されてい
るが、Bレジスタ(2)には不連続なメモリアドレスの
データD10が人力されているため、Yレジスタ(3)
とIレジスタ(5)の内容D3とD2は無効化している
。即ち、Yレジスタ(3)とIレジスタ(5)は空状態
と同じ状態であり、命令続行のためにはこれらを早急に
うめなければならない。このため、第3サイクルではマ
ルチプレクサ(4)の制を卸侶号S E L E CT
(9)をBレジスタ(2)を選択する信号とし、Bレ
ジスタ(2)の内容をIレジスタ(5)に直接転送して
いる。これにより、ジャンプ命令実行直後の第3サイク
ルで■レジスタ(5)へのジャンプ先アドレスの命令の
転送が完了している。
(5)に、Bレジスタ(2)の内容がYレジスタ(3)
に、そしてメモリ(1)の内容がBレジスタ(2)に順
次転送される様子を示している。第2サイクルはジャン
プ命令実行の様子を示している。ここでも、Bレジスタ
(2)とYレジスタ(3)の内容は後段に転送されてい
るが、Bレジスタ(2)には不連続なメモリアドレスの
データD10が人力されているため、Yレジスタ(3)
とIレジスタ(5)の内容D3とD2は無効化している
。即ち、Yレジスタ(3)とIレジスタ(5)は空状態
と同じ状態であり、命令続行のためにはこれらを早急に
うめなければならない。このため、第3サイクルではマ
ルチプレクサ(4)の制を卸侶号S E L E CT
(9)をBレジスタ(2)を選択する信号とし、Bレ
ジスタ(2)の内容をIレジスタ(5)に直接転送して
いる。これにより、ジャンプ命令実行直後の第3サイク
ルで■レジスタ(5)へのジャンプ先アドレスの命令の
転送が完了している。
Bレジスタ(2)には次の命令データが人力されており
、続く第4サイクルでこの命令データをYレジスタ(3
)に転送し、Bレジスタ(2)に次の命令データを人力
する事により、パイプラインレジスタのうめもどしを完
了し、無駄な命令サイクルを1サイクルのみにおさえて
いる。
、続く第4サイクルでこの命令データをYレジスタ(3
)に転送し、Bレジスタ(2)に次の命令データを人力
する事により、パイプラインレジスタのうめもどしを完
了し、無駄な命令サイクルを1サイクルのみにおさえて
いる。
なお、上記実施例では、三段構成のバイブラインレジス
ターを示したが、バイブラインレジスタの段数はいくら
でも良い。また、マルチプレクサを初段と最終段の間に
のみ設けた例を示したが、任意の股間に設けても良い。
ターを示したが、バイブラインレジスタの段数はいくら
でも良い。また、マルチプレクサを初段と最終段の間に
のみ設けた例を示したが、任意の股間に設けても良い。
更に、上記実施例では三段構成のバイブラインレジスタ
の場合について説明したが、二段構成のバイブラインレ
ジスタとして用いても!く、上記実施例と同様の効果を
奏する。この場合、Yレジスタ(3)をデータの一時退
避用のレジスタとして用いる事が出来る。
の場合について説明したが、二段構成のバイブラインレ
ジスタとして用いても!く、上記実施例と同様の効果を
奏する。この場合、Yレジスタ(3)をデータの一時退
避用のレジスタとして用いる事が出来る。
(発明の効果)
以上のようにこの発明によれは、バイブラインレジスタ
を、複数個のデータを順番に記憶するデータ記憶手段と
、それらのデータを順次後段に転送する手段と、転送す
るデータを選択する手段とで構成したので、ジャンプ命
令等でデータの流れが不連続になった場合にも殆と性能
を損う事が無いという効果がある。
を、複数個のデータを順番に記憶するデータ記憶手段と
、それらのデータを順次後段に転送する手段と、転送す
るデータを選択する手段とで構成したので、ジャンプ命
令等でデータの流れが不連続になった場合にも殆と性能
を損う事が無いという効果がある。
第1図はこの発明の一実施例を示すブロック図、第2図
はこの発明の一実施例の動作例を示すタイミング図、第
3図は従来例のブロック図である。 (1)はメモリ、(りはBレジスタ、(3)はYレジス
タ、(4)はマルチプレクサ、(5)はIレジスタ、(
6)は命令実行部、(7)はBSET信号、(8)はY
SET信号、(9)は5ELECT信号、θQはl5E
T信号、(11)はシステムクロックイ言号、L21)
はセグメントアドレスレジスタ、命は加算器、器はハス
制御ユニット、製は命令パイプラインレジスタ、器は命
令実行制御ユニット、器はALU、■は一時記憶レジス
タ、密フラグレジスタ、(至)は汎用レジスタ、(□□
□はALUデータバス、C3υはQバス、(2)は80
86バス、c!:3)は内部データバス、(34)は内
部アドレスバスである。
はこの発明の一実施例の動作例を示すタイミング図、第
3図は従来例のブロック図である。 (1)はメモリ、(りはBレジスタ、(3)はYレジス
タ、(4)はマルチプレクサ、(5)はIレジスタ、(
6)は命令実行部、(7)はBSET信号、(8)はY
SET信号、(9)は5ELECT信号、θQはl5E
T信号、(11)はシステムクロックイ言号、L21)
はセグメントアドレスレジスタ、命は加算器、器はハス
制御ユニット、製は命令パイプラインレジスタ、器は命
令実行制御ユニット、器はALU、■は一時記憶レジス
タ、密フラグレジスタ、(至)は汎用レジスタ、(□□
□はALUデータバス、C3υはQバス、(2)は80
86バス、c!:3)は内部データバス、(34)は内
部アドレスバスである。
Claims (1)
- 複数個のデータを順番に記憶する連続した記憶手段と、
それらのデータを順次転送する手段と、転送するデータ
を選択する手段とを備えたパイプラインレジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14614186A JPS633338A (ja) | 1986-06-24 | 1986-06-24 | パイプラインレジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14614186A JPS633338A (ja) | 1986-06-24 | 1986-06-24 | パイプラインレジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS633338A true JPS633338A (ja) | 1988-01-08 |
Family
ID=15401067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14614186A Pending JPS633338A (ja) | 1986-06-24 | 1986-06-24 | パイプラインレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS633338A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6638359B2 (en) | 2000-01-31 | 2003-10-28 | Canon Kabushiki Kaisha | Deposited film forming apparatus and deposited film forming method |
US6855377B2 (en) | 2000-01-31 | 2005-02-15 | Canon Kabushiki Kaisha | Deposited film forming apparatus and deposited film forming method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60117336A (ja) * | 1983-11-30 | 1985-06-24 | Fujitsu Ltd | 分岐命令制御方式 |
-
1986
- 1986-06-24 JP JP14614186A patent/JPS633338A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60117336A (ja) * | 1983-11-30 | 1985-06-24 | Fujitsu Ltd | 分岐命令制御方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6638359B2 (en) | 2000-01-31 | 2003-10-28 | Canon Kabushiki Kaisha | Deposited film forming apparatus and deposited film forming method |
US6855377B2 (en) | 2000-01-31 | 2005-02-15 | Canon Kabushiki Kaisha | Deposited film forming apparatus and deposited film forming method |
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