JPH0333954A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理装置の命令処理に係り、特に、命令
処理装置から主記憶装置へのデータの格納処理を、記憶
制御装置の負荷を少なくして行い得るようにした情報処
理装置に関する。

［従来の技術］ 一般に、従来技術による情報処理装置は、命令処理装置
が命令処理の中で発行するデータ格納要求に対して、記
憶制御装置へデータ格納要求を登録した時点で、このデ
ータ格納動作を終了したものとみなして、後続の命令処
理に移行する。ストアおいてきぼりの制御動作が行われ
ている。

そして、１つの記憶制御装置に複数台の命令処理装置が
接続される多重システム（マルチプロセッサ）構成の情
報処理装置においては、システムの処理能力を向上させ
るため、記憶制御装置の負荷（参照回数）を少なくする
ことが、重要な課題となっている。

この課題を解決する方法の１つは、命令処理装置内に備
えられている、主記憶の写しであるバッファ記憶を有効
に使用することである。これを利用する従来技術による
命令処理装置は、データ格納要求が起こると、当該デー
タがバッファ記憶に登録されている場合には、バッファ
記憶内のそのデータを更新すると共に、記憶制御装置へ
データ格納要求を発行し、主記憶のデータをも更新して
いた。

また、多重システムにおいて、格納しようとするデータ
が、バッファ記憶に登録されている場合、バッファ記憶
のデータのみを更新し、主記憶のデータの更新をこの時
点では行わず、これにより、記憶制御装置に対する負荷
を最小限に抑え、システム全体の処理能力の向上を図る
ことを可能にした従来技術が、例えば、特開昭５７−１
０９１８０号公報等に記載されて知られている。

［発明が解決しようとする課題］ 前述したストアおいてきぼり制御による従来技術は、１
回のデータ格納要求で格納されるデータ量が固定である
ため、記憶制御装置のデータ格納スルーブツトが、複数
の命令処理装置に対してサービスするためには充分でな
く、１つの命令処理装置が連続してデータ格納要求を発
行すると、記憶制御装置が、他の命令制御装置からの主
記憶参照要求に対処することができなくなり、システム
全体の処理性能が低下してしまうという問題点を有して
いる。

また、バッファ記憶を用いる前述の従来技術は、バッフ
ァ記憶のみに対してデータの格納処理を行うことにより
、システム全体の処理性能の低下を防止できるものであ
るが、バッファ記憶内のデータの主記憶への転送、マル
チプロセッサ相互間における、バッファ記憶データの一
致制御等が必要となり、複雑なハードウェアの制御を必
要とすると共に、ハードウェア量の増大を招くという問
題点を有している６ 本発明の目的は、前記従来技術の問題点を解決し、情報
処理システムのセキュリティ保持のために行われるデー
タ領域の消去等に使用される、同一内容の連続したデー
タの格納動作、１つの命令の中で扱われる大量のデータ
格納動作等を、可能な限り記憶制御装置に対する負荷（
専有時間）を少なくして実行できるようにした、ハード
ウェア量の増大を招くことのない情報処理装置を提供す
ることにある。

［課題を解決するための手段］ 本発明によれば前記目的は、命令処理装置がら記憶制御
装置に対して、基本となっている格納データのデータ量
に対する通常のデータ格納要求を行うことを可能とする
と共に、この基本となっている格納データのデータ量の
整数倍のデータを格納することを指示する拡張データ格
納要求を行うことを可能とする手段を備え、１回のデー
タ格納要求により、基本データ量の整数倍のデータを主
記憶装置に格納することができるようにすることにより
達成される。

［作　用］ 命令処理装置から記憶制御装置への通常のデータ格納要
求は、格納すべきデータと、格納する主記憶装置のアド
レスと、格納すべきデータのどの部分を格納するかを示
すフラグ（部分書き込みフラグという）とにより構成さ
れる手段により実行される。

通常のデータ格納要求が送られてきた場合、記憶制御装
置は、送られてきたデータ格納要求内のアドレス情報に
したがって、主記憶装置の指定されたデータ領域に、送
付された格納データの内容を、部分書き込みフラグにし
たがって書き込む動作を行って、そのデータ格納要求を
処理する。

本発明により新たに備えられた拡張データ格納要求は、
アドレス情報、格納すべきデータ、送付されたデータを
基本データ量に対して何倍（２倍あるいはそれ以上の整
数倍）に拡張すべきかの情報、及び１部分書き込みフラ
グを備えて構成される手段により実行される。

このような、拡張データ格納要求が送られてきた場合、
記憶制御装置は、送付された拡張データ格納要求内のア
ドレス情報にしたがって、主記憶装置の指定されたデー
タ領域に、前述した通常のデータ格納要求の場合と同様
に書き込み動作を行い、さらに、送付されたアドレスに
対して一定数の値（基本データ量分の長さと同一の値）
を加算し、この結果得られたアドレスに基づいて、再び
前述と同様にデータの格納動作を行い、拡張データ格納
要求のデータ拡張指示の情報を格納したデータ量だけ減
じる動作を行う。記憶制御装置は、前述の動作を、拡張
指示の情報が所定の値、例えば零となるまで、繰返し行
うことにより、主記憶装置への必要なデータ量の格納動
作を終了する。

前述では、拡張データ格納要求に、送付されたデータを
何倍に拡張すのかを指示する情報を持たせたとしたが、
本発明では、この情報を拡張データ格納要求に持たせな
くてもよい。

この場合、命令処理装置は、データ転送幅を広げて記憶
制御装置へ送出するようにしてもよく、あるいは、１回
のデータ格納要求に対して、複数回のデータ送付を記憶
制御装置に行えばよく、前述の場合と同様な効果を得る
ことができる。

前述の作用により、本発明は、命令処理装置から記憶制
御装置に、データ格納要求を連続して発行する必要のあ
る命令処理、例えば、ＭＶＣＬ命令の処理におけるパッ
ドキャラクタの格納動作において、命令処理装置から発
行されるデータ格納要求の発行回数を削減することがで
き、ハードウェアの増大を招くことなく、システムの処
理能力を向上させることができる。

［実施例］ 以下、本発明による情報処理装置の実施例を、図面によ
り詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図において、１は主記憶装置、２は主記憶部、
３は主記憶データレジスタ、４は記憶制御装置、５はＳ
Ｃ（主記憶りアドレスレジスタ、６は加算器、７は減算
器、８はＳＣ（主記憶）倍長レジスタ、９はＳＣ（主記
憶）書き込みフラグレジスタ、１０はＳＣ（主記憶）デ
ータレジスタ、１１は命令処理装置、１２は命令制御部
、１３は演算制御部、１４はアドレスレジスタ、１５は
倍長レジスタ、１６は書き込みフラグレジスタ、１７は
データレジスタである。

本発明の第１図に示す実施例は、主記憶装置１と、記憶
制御装置４と、命令処理装置１１とを備えて構成されて
いる。主記憶装置１は、主記憶部２と主記憶データレジ
スタ３とにより構成され、記憶制御装置４は、Ｓ、Ｃア
ドレスレジスタ５、加算器６、減算器７、ＳＣ倍長レジ
スタ８、ｓｃ書き込みフラグレジスタ９及びＳＣデータ
レジスタ１０を備えて構成されており、また、命令処理
装置１１は、命令制御部１２、演算制御部１３、アドレ
スレジスタ１４、倍長レジスタ１５、書き込みフラグレ
ジスタ１６及びデータレジスタ１７を備えて構成されて
いる。

前述した構成を備える本発明の一実施例において、命令
処理装置１１及び記憶制御装置４で取り扱う基本的なデ
ータ幅を８バイトとし、実行する命令の例を前述のＭＶ
ＣＬ命令であるとして、以下に、第１図に示す本発明の
実施例の動作を説明する。

命令処理装置１１において、命令制御部１２がＭＶＣＬ
命令をデコードすると、該命令制御部１２は、演算制御
部１３に対し経路ａを介して、格納データの準備、書き
込みフラグとレジスタへの設定を指示する。同時に、命
令制御部１２は、ＭＶＣＬ命令のオペランドアドレスを
アドレスレジスタ１４にセットする。

演算制御部１３は、命令制御部１２の指示にしたがい、
汎用レジスタの指定された内容をデータレジスタ１７に
セットし、ＭＶＣＬ命令で指示されたアドレス境界にし
たがい、書き込みフラグレジスタ１６をセットすると共
に、当該命令で指定されたデータ長を、その最大を２５
６バイトとして、倍長レジスタ１５にセットする。この
倍長レジスタ１５の内容が、拡張した格納すべきデータ
量を示している。

なお、ＭＶＣＬ命令は、２５６バイトの処理単位に割り
込みを受は付ける命令仕様であるため、１回の命令で処
理できるデータの処理単位は、２５６バイトが最大であ
る。

命令処理装置１１は、アドレスレジスタ１４、倍長レジ
スタ１５、書き込みフラグレジスタ１６及びデータレジ
スタ１７のそれぞれに、データのセットが完了した時点
で、データ格納要求を発行するための条件が整ったとし
て、記憶制御装置４に対して経路ｆを介してデータ格納
要求を発行する。

記憶制御装置４は、接続されている図示しない他の命令
制御装置からの要求がないことを条件に、記憶制御装置
４内のＳＣアドレスレジスタ５、ＳＣ倍長レジスタ８、
ＳＣ書き込みフラグレジスタ９、ＳＣデータレジスタ１
０に、経路ｇ−ｊを介して命令処理装置１１から送られ
てくる情報をセットする。そして、記憶制御装置４は、
主記憶装置上内の記憶部２に格納するＳＣレジスタ１０
内のデータを主記憶データレジスタ３に転送し、ＳＣ書
き込みフラグレジスタ９の内容により書き込み指示され
ているデータ領域のデータを、主記憶部２に格納する。

このとき、主記憶部２に対するアドレスは、経路ｋを介
して与えられるＳＣアドレスレジスタ５内のアドレス情
報であり、また。

記憶されるデータは８バイトである。

記憶制御装置は、次に、ＳＣアドレスレジスタ５の内容
に加算器６により８を加え、その結果を再びＳＣアドレ
スレジスタ５に格納するとともに、ＳＣ倍長レジスタ８
の内容から、減算器７を用いて主記憶部２に格納したデ
ータのバイト数を、すなわち８を減算し、その結果を再
びＳＣ倍長レジスタ８に格納する。書き込みフラグレジ
スタ９の内容は、ＳＣ倍長レジスタ８の内容が８以下と
なるまで、全て１１のまま保持される。

記憶制御装置４は、その後、前述と同様に、主記憶部２
に対してデータの格納動作を行うが、このデータの格納
動作は、ＳＣ倍長レジスタ８の内用が８以下となるまで
、繰返し実行される。

記憶制御装置４は、ＳＣ倍長レジスタ８の内容が８以下
となると、ＳＣ書き込みフラグレジスタ９の内容を、Ｓ
Ｃ倍長レジスタ８の残りの数値分だけ“１°゛に再セッ
トし、再び、上記′＠部２に対するデータの格納処理を
実行する。

前述した処理により、記憶制御装置４は、命令処理装置
１１から送られたデータ格納要求の処理を終了する。

前述の処理において、ＳＣ倍長レジスタ８の内容は、経
路ｐを介して命令制御装置１１に与えられ、命令制御部
１２で監視されており、命令制御部１３は、このＳＣ倍
長レジスタ８の内容が８以下となって、ＭＶＣＬ命令で
指定した格納すべきデータがまだ残っていれば、演算制
御部１３にＭＶＣＬ命令の実行を指示する。

その後、命令処理装置１１は、再び経路ｆを介して記憶
制御装置４にデータ格納要求を発行し、記憶制御装置４
は、前述と同様な動作を繰返し実行する。

命令制御部１２は、経路ａで演算制御部１３に動作指示
を発行するたびに、ＭＶＣＬ命令で指定されたデータバ
イト長より２５６を減じた値を保持しており、この値が
負になった時点で、次の命令処理の実行に移行する。

前述した本発明の一実施例によれば、命令処理装置工１
から記憶制御装置４に対する１回のデータ格納要求の発
行により、最大２５６バイト分のデータの格納処理を行
うことができる。

第２図は本発明の他の実施例の構成を示すブロック図で
ある。第２図において、２ａ、２ｂは主記憶部、３ａ、
３ｂは主記憶データレジスタ、９書き込みフラグレジス
タ、１７ａ、１７ｂはデータレジスタであり、他の符号
は第１図の場合と同一である。

第２図に示す本発明の他の実施例は、複数の命令処理を
並列に実行可能としたものであり、命令処理装置１１と
記憶制御装置４との間のデータ送出線を複数本（図示例
の場合２本とした）用意するとともに、記憶制御装置４
と主記憶装置１との間のデータ送出線も複数本備えて構
成されている。

このため、命令制御装置１１は、２個の書き込みフラグ
レジスタ１６ａ、１６ｂと２個のデータレジスタ１７ａ
、１７ｂを備え、記憶制御装置４は、２個のＳＣ書き込
みデータフラグ９ａ、９ｂと、２個のＳＣデータレジス
タ１０ａ、１０ｂを備え、さらに、主記憶装置ｌは、２
個の主記憶部２ａ、２ｂと、２個の主記憶データレジス
タ３ａ。

３ｂを備えている。

この実施例において、命令処理装置１１から記憶制御装
置４にデータ格納要求を発する場合、命令の並列処理を
行うか否かは、経路ｆにより指示される。

この実施例におけるデータ格納動作は、第１図の場合と
同様に行われるが、格納処理が並列に行われるので、そ
の分高速に処理を実行することができる。例えば、前述
したデータ送出線の本数をｎ本とすれば、ＭＶＣＬ命令
の場合、データ格納要求の発行回数を１　／　ｎとする
ことができる。

第１図及び第２図により説明した本発明の実施例におい
て、データ格納要求時の、格納データ量が、基本となる
データ量であるか、その整数倍のデータ量であるかは、
命令処理装置１１で実行される命令の命令コード及び格
納すべきデータ量、あるいは、命令処理装置で実行され
るプログラムの動作モードを指示する制御情報、命令処
理装置のハードウェア状態を制御する状態情報によって
、命令処理装置内のハードウェア制御を行うマイクロプ
ログラムにより決定することができる。

［発明の効果］ 以上説明したように本発明によれば、情報処理システム
において、顧客データに対するセキュリティ保持のため
に行われる主記憶装置内のワーク領域の消去等のために
行われる、Ｏ１１クリア動作等、同一データの連続した
格納動作を高速に行うことができる。

また、本発明によれば、命令処理装置から記憶制御装置
へ発行するデータ格納要求が、−時的に集中する前述し
たような動作の場合に、マルチプロセッサ方式を含む多
重処理システムにおいて、各命令処理装置、入出力装置
に対する記憶制御装置の一時的な負荷アンバランスを減
少させることができるため、システム全体のスループッ
トを低下させることがない。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の他の実施例の構成を示すブロック図であ
る。 １・・・・・・主記憶装置、２．２ａ、２ｂ・・・・・
・主記憶部、３．３ａ、３ｂ・・・・・・主記憶データ
レジスタ、４・・・・・・記憶制御装置、５・・・・・
・ＳＣアドレスレジスタ、６・・・・・・加算器、７・
・・・・・減算器、８・・・・・・ＳＣ倍長レジスタ、
９．９ａ、９ｂ・・・・・・ＳＣ書き込みフラグレジス
タ、１０．１０ａ、１０ｂ・・・・・・ＳＣデータレジ
スタ、１１・・・・・・命令処理装置、１２・・・・・
・命令制御部、１３・・・・・・演算制御部、１４・・
・・・・アドレスレジスタ、１５・・・・・・倍長レジ
スタ、１６．１６ａ、１６ｂ・・・・・・書き込みフラ
グレジスタ、１７．１７ａ、１７ｂ・・・・・・データ
レジスタ。 第 図 フ

Claims (1)

【特許請求の範囲】
1. １、主記憶装置と、命令の実行、処理を行う命令処理装
   置と、命令処理装置からの要求によつて主記憶装置の制
   御を行う記憶制御装置とを備えて構成される情報処理装
   置において、命令処理装置が記憶制御装置に送出する主
   記憶装置へのデータ格納要求に対して、基本となる格納
   データのデータ量の整数倍のデータ量を格納するための
   データ格納手段を備えることを特徴とする情報処理装置
   。